H - Electricity – 01 – L
Patent
H - Electricity
01
L
H01L 27/04 (2006.01) H01L 21/66 (2006.01) H01L 21/82 (2006.01) H01L 23/58 (2006.01) H05K 1/11 (2006.01)
Patent
CA 2351417
An integrated circuit chip having an optimum size for its circuit scale is provided while eliminating pad necks. The integrated circuit chip comprises a substrate (1), which includes circuit modules (6, 7, 8), and I/O terminals (2, 4) for coupling signals to the circuit module (6, 7, 8). The I/O terminals (2) are used to couple operating signals to and from the circuit modules (6, 7, 8) while the I/O terminals (4) are used to test the circuit modules (6, 7, 8). The I/O terminals (2) are arranged along the border of the substrate (1), and the I/O terminals (4) and the circuit modules (6, 7, 9) are arranged inside the I/O terminals (2) on the substrate. The I/O terminals (2) are connected with leads (12) through bonding wires (14), and the I/O terminals (4) are not connected with the leads (12).
L'invention concerne un microcircuit présentant un rapport dimension/échelle optimal et exempt de rétrécissements avant contact. Cette puce est composée d'un substrat (1) comprenant des modules (6, 7, 8) et une première et une seconde série de bornes (2, 4) d'E/S permettant le couplage des signaux avec le module (6, 7, 8). La première série de bornes (2) d'E/S permet le couplage des signaux de commande direction et en provenance du module (6, 7, 8) tandis que la seconde série de bornes (4) d'E/S est utilisée pour tester les modules (6, 7, 8). Les premières bornes (2) d'E/S sont disposées le long du bord du substrat (1), et les secondes bornes d'E/S ainsi que les modules (6, 7, 9) sont placés à l'intérieur des premières bornes (2) d'E/S sur le substrat. Les premières bornes (2) d'E/S sont connectées à des cosses (12) de connexion au moyen de fils (14) de liaison, et les secondes bornes (4) d'E/S ne sont pas connectées aux cosses (12) de connexion.
Gowling Lafleur Henderson Llp
Sony Computer Entertainment Inc.
LandOfFree
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Profile ID: LFCA-PAI-O-1346456