Digital processing device

Details Digital processing device Digital processing device

G - Physics

06

F

G06F 15/173 (2006.01) G06F 15/76 (2006.01) G06F 15/80 (2006.01)

Patent

CA 2344149

A digital processing device P, generally configured as a regular tree with n+1 levels S0, S1, S2...Sn and degree k, is provided in the form of a circuit Pn on the level Sn and forms the root node of the tree, an underlying level Sn-q, q=1,2,...n-1, in the circuit P comprising generally kq circuits Pn-q provided nested in the kq-1 circuits Pn-q+1 on the overlying level Sn-q+1, each circuit Pn-q+1 on this level comprising k circuits Pn-q. A for q=n defined zeroth level in the circuit Pn comprises from kn-1+1 to kn circuits P0 which form kernel processors in the processing device P and on the level S0 constitute the leaf nodes of the tree, the kernel processor P0 being provided nested in a number from 1 to k in each of the circuits P1 on the level S1. Each of the circuits P1, P2, ...Pn, comprises a logic unit E which generally is connected with circuits P0, P1,...Pn-1 provided nested in the former circuits on the nearest underlying level and is additionally adapted to connect nodes on the same or underlying levels in neighbour trees. Each of the circuits P0, P1,...Pn has additionally identical interfaces I, such that IP0=IP1=...IPn.

L'invention concerne un dispositif de traitement des signaux généralement conçu comme un arbre régulier comportant n + 1 niveaux S¿0?, S¿1?, S¿2? ... S¿n? et de degré k. Ce dispositif se présente sous la forme d'un circuit P¿n? au niveau S¿n? et constitue le noeud racine de l'arbre. Un niveau sous-jacent S¿n-q?, q=1,2,...n-1, dans le circuit P comprend généralement k?q¿ circuits P¿n-q? imbriqués dans k?q-1¿ circuits P¿n-q+1? au niveau sus-jacent S¿ n-q+1?, chaque circuit P¿n-q+1? à ce niveau comprenant k circuits P¿n-q?. Un niveau d'ordre zéro défini pour q=n dans le circuit P¿n? comporte de k?n-1¿+1 à k?n¿ circuits P¿0? formant les processeurs noyau du dispositif de traitement P et constitue au niveau S¿0? les noeuds feuilles de l'arbre. Le processeur noyau P¿0? est imbriqué dans un nombre allant de 1 à k circuits P¿1? au niveau S¿1?. Chacun des circuits P¿1?, P¿2?, ... P¿n?, comprend une unité logique E qui est généralement connectée aux circuits P¿0?, P¿1?, ... P¿n-1? imbriqués dans les circuits précédents au niveau sous-jacent le plus proche et qui, en outre, est destinée à connecter des noeuds sur les niveaux identiques ou sous-jacents des arbres voisins. Chacun des circuits P¿0?, P¿1?, ... P¿n ?comportent également des interfaces I identiques comme I¿P0? = I¿P1? = ... I¿Pn?.

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