Column redundancy circuit with reduced signal path delay

G - Physics – 11 – C

Patent

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Details

G11C 8/08 (2006.01) G11C 7/12 (2006.01) G11C 11/4193 (2006.01) G11C 29/00 (2006.01)

Patent

CA 2347765

The invention discloses a synchronous DRAM having memory elements arranged in rows and columns, the memory elements being accessible by decoding a memory address applied thereto, normal column drivers for activating appropriate memory elements in response to decoded column addresses signals; redundant column drivers distributed throughout memory banks and flexibly selectable to replace faulty columns within multiple blocks within a bank; and switch means for selectively activating the redundant column and preventing the activation of a defective normal column, whereby the column redundancy method and apparatus minimizes the timing difference between a normal and redundant column paths and which minimizes the number of fuses required to be blown in repairing faulty columns addresses.

L'invention concerne une DRAM synchrone présentant des éléments de mémoire disposés en rangées et colonnes, ces éléments pouvant être accédés par décodage d'une adresse de mémoire appliquée à ceux-ci. L'invention concerne aussi des programmes d'essai de colonne normale permettant d'activer les éléments de mémoire appropriés en réaction aux signaux d'adresses de colonnes décodés. Ces programmes d'essais sont répartis sur tous les blocs mémoire et peuvent être sélectionnés facilement pour remplacer des colonnes défectueuses dans de multiples groupes au sein du bloc. On prévoit, en outre, des moyens de commutation permettant d'activer sélectivement la colonne redondante et d'éviter l'activation d'une colonne normale défectueuse et un procédé de redondance de colonnes ainsi qu'un appareil minimisant la différence de synchronisation entre des trajets de colonnes normale et redondante tout en réduisant au minimum le nombre de fusions à modifier dans les adresses de réparation de colonnes défectueuses.

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