G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 7/58 (2006.01) H04L 9/00 (2006.01)
Patent
CA 2238294
A pseudorandom number sequence generator comprises a bidirectional shift register arranged to be loaded with a multi-bit sequence. The shift register is responsive to an ith clock pulse and an ith direction control bit for shifting the multi-bit sequence in one of two directions, delivering an ith output bit and receiving an ith input bit. The multi-bit sequence successively defines one of nodes of an Eulerian graph connected by branches. A feedback circuit is connected to the shift register for converting a set of input data to a set of output data. The input data comprises a multi-bit sequence stored in the shift register in response to an (i+ 1)th clock pulse, the ith output bit and the ith direction control bit and the output data comprises an (i + 1)th input bit and an (i + 1)th direction control bit. The output data is supplied to the shift register so that multi-bit sequences produced by the shift register move around the graph following every branch exactly once, and outputting the (i + 1)th input bit to form a pseudorandom number sequence.
L'invention est un générateur de suites de nombres pseudoaléatoires qui comprend un registre à décalage construit de façon à être chargé avec une suite multibit. Ce registre à décalage réagit à la réception de l'i-ème impulsion d'horloge et de l'i-ème bit de contrôle de direction pour décaler la suite multibit dans l'une de deux directions en transmettant l'i-ème bit de sortie et en recevant l'i-ème bit d'entrée. La suite multibit définit successivement l'un des noeuds d'un graphe eulérien connecté par branchements. Un circuit de réaction est connecté au registre à décalage pour convertir les données d'entrée. Ces données d'entrée sont constituées d'une suite multibit qui est stockée dans le registre à décalage en réponse à la réception de l'(i + 1)-ème impulsion d'horloge, de l'i-ème bit de sortie et de l'i-ème bit de contrôle de direction et les données de sortie sont constituées de l'(i + 1)-ème bit d'entrée et de l'(i + 1)-ème bit de contrôle de direction. Ces données de sortie sont transmises au registre à décalage de façon que les suites multibit produites par le registre à décalage se déplacent dans le graphe en n'empruntant chaque branchement qu'une seule fois et produisent l'(i + 1)-ème bit d'entrée pour former une suite de nombres pseudoaléatoires.
Corporation Nec
Smart & Biggar
LandOfFree
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Profile ID: LFCA-PAI-O-1392650