Phase locked loop synchronization circuit and method

Details Phase locked loop synchronization circuit and method Phase locked loop synchronization circuit and method

H - Electricity

03

L

H03L 7/10 (2006.01) H03L 3/00 (2006.01) H03L 7/18 (2006.01)

Patent

CA 2152180

An improved phase synchronization circuit (301) and method therefor for a phase locked loop (300). Each of a divided reference frequency signal (206) and a feedback signal (209) is held in a predetermined state. The divided reference frequency signal (206) is enabled responsive to the phase of a reference frequency signal (115). A phase relationship between the reference frequency signal (115) and an output frequency signal (116 or 117) is determined. The feedback signal (209) is enabled responsive to enabling the divided reference frequency signal (206) and the determined phase relationship. The present invention advantageously provides a rapid and accurate phase synchronization for the PLL (300) with minimum additional hardware and without introducing phase error into the PLL (300).

Circuit de synchronisation de phase optimisé (301) et procédé correspondant pour une boucle à phase asservie (PLL) (300). Chaque signal de fréquence de référence divisé (206) et chaque signal de retour (209) sont maintenus dans un état prédéterminé. Le signal de fréquence de référence divisé (206) est validé en fonction de la phase d'un signal de fréquence de référence (115). Une relation est alors déterminée entre la phase du signal de fréquence de référence (115) et celle d'un signal de fréquence de sortie (116 ou 117). Le signal de retour (209) est validé en fonction de la validation du signal de fréquence de référence divisé (206) et de la relation entre les phases. L'invention présente l'avantage de fournir à la PLL (300) une synchronisation de phase rapide et précise avec un minimum de matériel complémentaire, sans introduire d'erreur de phase dans la PLL (300).

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