Programmable delay timing calibrator for high speed data...

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G - Physics

06

F

G06F 1/04 (2006.01) G06F 1/10 (2006.01) G11C 7/22 (2006.01)

Patent

CA 2296149

A graphics processing system (100) incorporates a calibrator module (150) into the system. As a memory module (120) continuously transmits a model data signal, the calibrator module (150) automatically increments the number of stages of delay (170), which are integrated into a delayed clock signal. Each delayed clock signal triggers the sampling of the model data signal by a plurality of latches (130). The calibrator module compares (220) each of these sampled data signals with the original model data signals. If the delayed clock signal is properly aligned with the model data signal to cause the two signals to match, the calibrator module stores a result signal in a "1" logic state (230). If the delayed clock signal is misaligned with the model data signal, the calibrator module will store the result signal in a "0" logic state (230). When all of the possible stages of delay have been activated by the calibrator module and the corresponding sampled data signals analyzed, a processor module determines the optimum number of stages of delay needed for proper alignment of the delay clock signal with the transmitted model data signal.

L'invention concerne un système de traitement graphique (100) qui incorpore un module calibrateur (150). A mesure qu'un module mémoire (120) transmet en continu un signal de données modèle, le module calibrateur (150) incrémente automatiquement le nombre d'étages de retard (170) intégrés à un signal d'horloge temporisé. Chaque signal d'horloge temporisé déclenche l'échantillonnage du signal de données modèle au moyen d'une pluralité de verrous (130). Le module calibrateur compare (220) chaque signal de données échantillonné avec le signal de données modèle original. Si le signal d'horloge temporisé est correctement aligné sur le signal de données modèle de sorte que les deux signaux correspondent, le module calibrateur stocke le signal résultant dans un état logique "0" (230). Une fois tous les étages de retard possibles activés par le module calibrateur et les signaux de données échantillonnés analysés, un module processeur détermine le nombre d'étages de retard optimal nécessaire pour obtenir un alignement correct du signal d'horloge temporisé sur le signal de données modèle transmis.

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