Burst srams for use with a high speed clock

Details Burst srams for use with a high speed clock Burst srams for use with a high speed clock

G - Physics

06

F

G06F 12/06 (2006.01) G06F 13/42 (2006.01) G11C 7/10 (2006.01) G11C 7/22 (2006.01) G11C 8/18 (2006.01)

Patent

CA 2119200

Burst SRAMs designed for operation at a given data rate corresponding to the frequency of a first clock signal but capable of operation using a higher frequency clock signal. The burst SRAMs are preferably incorporated into the cache memory of a second level cache coupled to the processor bus in a computer system, where the computer system is preferably based on a 66-MHz P5 microprocessor. A cache controller, preferably incorporated within a memory controller, controls operation of the second level cache memory by providing the address load and address advance signals. The burst SRAMs are capable of recognizing the faster clock pulses, as well as the shorter pulses asserted on the address load and address advance signals. The address control signals are asserted and then negated during consecutive clock cycles of the faster clock signal, so that the burst SRAMs effectively operate at the same data rate corresponding to the lower frequency clock signal.

L'invention porte sur des mémoires vives statiques fonctionnant en mode d'impulsion conçues pour fonctionner à un débit de données correspondant à la fréquence d'un premier signal d'horloge, mais pouvant aussi fonctionner à une fréquence plus élevée. De préférence, ces mémoires vives statiques à mode d'impulsion sont utilisées dans la mémoire cache d'une cache de second degré couplé au bus de traitement d'un système informatique, ce système utilisant de préférence un microprocesseur 66 MHz P5. Un contrôleur de cache, incorporé de préférence dans un contrôleur de mémoire, régit le fonctionnement de la mémoire cache du second degré, au moyen de signaux de mise en mémoire d'adresse et de progression d'adresse. Les mémoires vives statiques à mode d'impulsion peuvent identifier les impulsions d'horloge de fréquence plus élevée, de même que les impulsions plus faibles correspondant aux signaux de mise en mémoire d'adresse et de progression d'adresse. Les signaux de contrôle d'adresse sont d'abord produits, puis inversés, dans deux cycles d'horloge consécutifs du signal d'horloge de haute fréquence, de sorte que la fréquence de fonctionnement des mémoires vives statiques à mode d'impulsion est effectivement celle du signal d'horloge de basse fréquence.

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