G - Physics – 11 – C
Patent
G - Physics
11
C
G11C 7/22 (2006.01) G11C 8/18 (2006.01) G11C 11/4076 (2006.01)
Patent
CA 2415218
A circuit for synchronizing row and column access operations in a semiconductor memory having an array of bit lines pairs, word lines, memory cells, sense amplifiers, and a sense amplifier power supply circuit for powering the sense amplifiers, the circuit comprising, a first delay circuit for delaying a word line timing pulse by a first predetermined period, a first logic circuit for logically combining the word line timing pulse and the delayed word line timing pulse to produce a sense amplifier enable signal, for enabling a sense amplifier power supply circuit, a second delay circuit for delaying the word line timing pulse by a second predetermined period, and a second logic circuit for logically combining the word line timing pulse and the second delayed word line timing pulse to produce a column select enable signal, for enabling selected ones of a plurality of column access devices wherein the second predetermined time period is selected so that ones of a plurality of column access devices are activated after the sense amplifier power supply circuit is enabled.
Cette invention a trait à un circuit permettant de synchroniser des accès à des rangées et à des colonnes dans une mémoire à semi-conducteurs possédant un réseau de paires de lignes de bits, des lignes de mots, des cellules de mémoire, des amplificateurs de détection et un circuit d'alimentation d'amplificateur de détection les alimentant. Le circuit, qui comporte un premier circuit de retard destiné à retarder une impulsion de synchronisation de ligne de mots pendant une première période prédéterminée, un premier circuit logique combinant logiquement l'impulsion de synchronisation de ligne de mots et l'impulsion de synchronisation de ligne de mots retardée afin de produire un signal de validation d'amplificateur de détection afin de mettre en service le circuit d'alimentation d'amplificateur de détection, comporte également un second circuit de retard destiné à retarder une impulsion de synchronisation de ligne de mots pendant une seconde période prédéterminée, un second circuit logique combinant logiquement l'impulsion de synchronisation de ligne de mots et la seconde impulsion de synchronisation de ligne de mots retardée afin de produire un signal de validation de sélection de colonne et ce, pour mettre en service les dispositifs d'accès aux colonnes sélectionnées. La seconde période de temps prédéterminée est sélectionnée de telle sorte que les dispositifs d'accès aux colonnes soient activés après la validation du circuit d'alimentation de l'amplificateur de détection.
Borden Ladner Gervais Llp
Mosaid Technologies Incorporated
LandOfFree
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