G - Physics – 06 – T
Patent
G - Physics
06
T
G06T 1/60 (2006.01) G06T 15/00 (2006.01)
Patent
CA 2649567
A graphics system includes a graphics processor and a cache memory system. The graphics processor includes processing units that perform various graphics operations to render graphics images. The cache memory system may include fully configurable caches, partially configurable caches, or a combination of configurable and dedicated caches. The cache memory system may further include a control unit, a crossbar, and an arbiter. The control unit may determine memory utilization by the processing units and assign the configurable caches to the processing units based on memory utilization. The configurable caches may be assigned to achieve good utilization of these caches and to avoid memory access bottleneck. The crossbar couples the processing units to their assigned caches. The arbiter facilitates data exchanges between the caches and a main memory.
La présente invention concerne un système graphique incluant un processeur graphique et système de mémoire cache. Le processeur graphique comprend des unités de traitement qui effectuent différentes opérations graphiques dans un but de rendu d'images graphiques. Le système de mémoire cache peut comprendre des mémoires cache totalement configurables, des mémoires cache partiellement configurables ou une combinaison de mémoires cache configurables et dédiés. Le système de mémoire cache peut en outre comprendre une unité de contrôle, une barre transversale et un arbitre. L'unité de contrôle peut déterminer l'utilisation de la mémoire par les unités de traitement et assigner les mémoires cache configurables aux unités de traitement en fonction de l'utilisation de la mémoire. Les mémoires cache configurables peuvent être assignées à la réalisation d'une bonne utilisation de ces mémoires cache et éviter les goulots d'étranglement pour l'accès à la mémoire. La barre transversale couple les unités de traitement avec leurs mémoires cache assignées. L'arbitre facilite les échanges de données entre les mémoires cache et une mémoire principale.
Du Yun
Jiao Guofang
Yu Chun
Qualcomm Incorporated
Smart & Biggar
LandOfFree
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