Switched capacitor circuit having reduced capacitance units

H - Electricity – 03 – H

Patent

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H03H 11/46 (2006.01) H03H 19/00 (2006.01)

Patent

CA 2109561

A switched capacitor circuit includes a first capacitor connected between first and second nodes, a second capacitor connected between the first node and an intermediate node, and a third capacitor connected between the intermediate node and ground. A group of m parallel circuits are connected between the intermediate node and the second node. Each of the m parallel circuits has a fourth capacitor and a switch for coupling it to ground or to the second node, depending on a corresponding one of m bits of a N-bit gain control signal. (N-m)parallel circuits are connected between the first and second nodes, each including a fifth capacitor and a switch for charging it, depending on one of (N-m) bits of the N-bit gain control signal. A first sampling switch couples an input voltage to the first node in response to the first phase of a two-phase clock signal, and couples the first node to ground in response to the second phase. A second sampling switch provides charging of a sixth capacitor, connected to the second node, in response to the first phase, and discharges energy from it to an output terminal of the switched capacitor circuit in response to the second phase.

ircuit à condensateurs commuté comprenant un premier condensateur branché entre un premier et un deuxième noeuds, un deuxième condensateur branché entre le premier noeud et un noeud intermédiaire, et un troisième condensateur branché entre le noeud intermédiaire et la masse. Un groupe de m circuits en parallèle sont branchés entre le noeud intermédiaire et le deuxième noeud. Chacun des m circuits en parallèle a un quatrième condensateur et un commutateur pour le coupler avec la masse ou avec le deuxième noeud, en fonction d'un bit correspondant d'un groupe de m bits faisant partie d'un signal de commande de gain à N bits. (N-m) circuits en parallèle sont branchés entre le premier et le deuxième noeuds, chacun comprenant un cinquième condensateur et un commutateur pour le charger, en fonction d'un bit d'un groupe de (N-m) bits faisant partie du signal de commande de gain à N bits. Un premier commutateur d'échantillonnage couple une tension d'entrée avec le premier noeud en réponse à la première phase d'un signal d'horloge à deux phases, et couple le premier noeud avec la masse en réponse à la deuxième phase. Un deuxième commutateur d'échantillonnage assure le chargement d'un sixième condensateur, branché au deuxième noeud, en réponse à la première phase, et décharge de l'énergie de ce dernier condensateur à une borne de sortie du circuit à condensateurs commuté en réponse à la deuxième phase.

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