Clock frequency multiplying and squaring circuit and method

Details Clock frequency multiplying and squaring circuit and method Clock frequency multiplying and squaring circuit and method

H - Electricity

03

K

H03K 5/00 (2006.01)

Patent

CA 2172977

A circuit (10) for generating an output signal having a frequency that is a multiple of an input clock signal (CLKIN). The circuit includes a delay circuit (12) having an input port and a plurality of output ports (A, B, C). The input port is coupled during use to the input clock signal. Individual ones of the plurality of output ports output a signal that is delayed with respect to the input clock signal and also with respect to others of the plurality of output ports. The circuit further includes a logic network (20) having a first input for coupling to the input clock signal and a plurality of second inputs for coupling to the plurality of output ports. The logic network operates to logically combine signals emanating from the plurality of output ports with the input clock signal and has an output port (OUTPUT) for outputting a signal having a frequency that is multiple of a frequency of the input clock signal. The signal that is output from the output port of the logic network has a 50 % duty cycle regardless of the duty cycle of the input clock signal.

L'invention concerne un circuit (10) destiné à générer un signal de sortie présentant une fréquence multiple de celle d'un signal d'horloge d'entrée (CLKIN). Ledit circuit se compose d'un circuit à retard (12) comprenant une entrée et une pluralité de sorties (A, B, C). Lorsqu'elle est utilisée, l'entrée est couplée au signal d'horloge d'entrée. Certaines sorties produisent un signal retardé par rapport au signal d'horloge d'entrée ainsi qu'aux autres sorties. Ce circuit comprend également un réseau logique (20) doté d'une première entrée destinée à être couplée au signal d'horloge d'entrée, et d'une pluralité de deuxièmes entrées destinées à être couplées à la pluralité de sorties. Le réseau logique qui est conçu pour combiner logiquement les signaux émanant de la pluralité de sorties avec le signal d'horloge d'entrée présente une sortie (OUTPUT) destinée à produire un signal dont la fréquence est multiple de la fréquence du signal d'horloge d'entrée. Le signal produit par la sortie du réseau logique présente un pourcentage d'utilisation de 50 % sans tenir compte du pourcentage d'utilisation du signal d'horloge d'entrée.

Affiliated with

Also associated with

Rating

Clock frequency multiplying and squaring circuit and method does not yet have a rating. At this time, there are no reviews or comments for this patent.

If you have personal experience with Clock frequency multiplying and squaring circuit and method, we encourage you to share that experience with our LandOfFree.com community. Your opinion is very important and Clock frequency multiplying and squaring circuit and method will most certainly appreciate the feedback.

Rate now

Comments { 0 }

Profile ID: LFCA-PAI-O-1664639