Interleaving apparatus and method for a communication system

Details Interleaving apparatus and method for a communication system Interleaving apparatus and method for a communication system

H - Electricity

03

M

H03M 13/27 (2006.01)

Patent

CA 2472952

An interleaving apparatus and method to determine a new interleaver size N'=2m¢.yen.(j+1) and addresses of 0 to N'-1, if a given interleaver size N is larger than 2m¢.yen.j and smaller than 2m¢.yen.(j+1), where m represents a first parameter indicating a number of consecutive zero bits from a least significant bit (LSB) to a most significant bit (MSB), and j represents a second parameter corresponding to a decimal value except said consecutive zero bits. The interleaving apparatus and method sequentially stores N input data bits in an interleaver memory with the new interleaver size N' from an address 0 to an address N-1. The interleaving apparatus and method then executes a Partial Bit Reversal(PBRO)-interleaving the memory with the new interleaver size N', and reads data from the memory by deleting addresses corresponding to addresses of N to N'-1 of the memory before interleaving.

L'invention concerne un appareil et un procédé d'entrelacement pour déterminer une nouvelle taille d'entrelaceur N'=2<sp>m</sp>x(j+1) et des adresses de 0 à N'-1, si une taille N d'entralaceur donnée est supérieure à 2<sp>m</sp>xj et inférieure à 2<sp>m</sp>x(j+1), où m représente un premier paramètre indiquant un certain nombre de bits zéro consécutifs d'un bit le moins significatif (LSB) à un bit le plus significatif (MSB), et j représente un second paramètre correspondant à une valeur décimale excepté lesdits bits zéro consécutifs. L'appareil et le procédé d'entrelacement stockent de manière séquentielle N bits de données d'entrée dans une mémoire d'entrelaceur avec la nouvelle taille N' d'entrelaceur d'une adresse 0 à une adresse N-1. L'appareil et le procédé d'entrelacement exécutent ensuite une inversion binaire partielle (PBRO) entrelaçant la mémoire avec la nouvelle taille N' d'entrelaceur et ils affichent des données de la mémoire par effacement d'adresses correspondant à des adresses de N à N'-1 de la mémoire avant entrelacement.

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