Method of forming self-aligned thin film transistor

Details Method of forming self-aligned thin film transistor Method of forming self-aligned thin film transistor

H - Electricity

01

L

H01L 21/306 (2006.01) H01L 21/22 (2006.01) H01L 21/335 (2006.01)

Patent

CA 2228037

During the formation of a self-aligned thin film transistor (50), the semiconductor material channel layer (58) on the gate insulating layer (56) has a passivation shield (PS) applied to it aligned with the gate electrode (54). The channel layer is then exposed to a reagent selected to yield a chemical reaction with the portions of the channel layer (58) not covered by the passivation shield (PS) causing removal of a component of the semiconductor material thereby to change the electical properties of those portions of the channel layer. In this manner, doped source and drain regions (60, 62) can be formed on opposite sides of the channel having edges that extend to the edges of the gate electrode avoiding any overlap therebetween and reducing the parasitic capacitance of the thin film transistor (50).

Lors de l'élaboration d'un transistor à couches minces à grille auto-alignée (50), un écran de passivation (P?S¿), aligné sur l'électrode de commande (54) est appliqué sur la couche isolante de porte (56) recouvrant la couche canal (58) en matériau semi-conducteur. La couche canal est alors exposée à un réactif choisi de manière à produire une réaction chimique avec les parties de cette couche canal (58) qui ne sont pas recouvertes par l'écran de passivation (P?S¿), ce qui permet d'entraîner l'enlèvement d'un composant du matériau semi-conducteur et donc de modifier les caractéristiques électriques de ces parties de couche canal. Ce procédé permet de réaliser des régions source et drain dopées (60, 62) sur les faces opposées du canal, ces régions présentant des bords qui s'étendent jusqu'aux bords de l'électrode de grille en évitant tout recouvrement entre eux, et la capacité parasite du transistor à couche minces (50) se trouve réduite.

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