G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 7/52 (2006.01) G06F 7/60 (2006.01)
Patent
CA 2304334
A multiplier architecture (Fig. 5) in accordance with the present invention provides increased operating speed, and yet maintains regularity in its structure (Figs. 3, 12 or 13) in order to achieve a small floor plan (Fig. 4) when reduced to silicon. A Hekstra-type multiplier is modified by replacing many of the full adders circuits (F) with compressor circuits (C; Figs. 8-11) in a manner that preserves the balance of the signal delays between the various propagation paths through the summing stages (SA, MS). The result is an architecture having a regular layout that greatly facilitates its implementation in silicon.
La présente invention concerne une architecture de multiplicateur (Fig. 5) offrant une plus grande rapidité d'opération, tout en préservant une structure régulière (Fig. 3, 12 ou 13) de façon à obtenir un schéma d'implantation à faible encombrement (Fig. 4) une fois réalisé dans le silicium. En l'occurrence, on part d'un multiplicateur de Hekstra que l'on modifie en remplaçant de nombreux circuits additionneurs complets (F) par des circuits compresseurs (C; Fig. 8-11) de façon à préserver l'équilibre des retards du signal entre les différents trajets de propagation passant par les étages d'addition (SA, MS). On obtient ainsi une architecture présentant une structure régulière facilitant la réalisation dans le silicium.
Atmel Corporation
Smart & Biggar
LandOfFree
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Profile ID: LFCA-PAI-O-1883962