G - Physics – 11 – C
Patent
G - Physics
11
C
G11C 29/00 (2006.01) G11C 7/10 (2006.01) G11C 7/20 (2006.01) H03M 13/11 (2006.01)
Patent
CA 2447204
An embedded DRAM ECC architecture for purging data errors is disclosed. The embedded DRAM ECC architecture is based upon a two-dimensional linear parity scheme, and includes a plurality of memory blocks and a parity block. Each memory block includes additional columns for storing row parity bits, and the parity block stores column parity bits. A row parity circuit coupled in parallel to an existing local databus of each memory checks the parity of the local databus bits against a row parity bit during a refresh or read operation in order to identify parity failure for the word. Identification of the incorrect bit of the word is achieved by iteratively transferring the data of the local databus of each memory block onto an existing global databus, and checking the parity across the global databus with a column parity circuit. When global databus parity failure is detected, all bits of the global databus are inverted to purge the incorrect bit from the memory block via the local databus. A method for initializing the memory upon power up in order to prepare the memory for writing data, and methods and circuits for generating the corresponding row and column parity bits during a write operation are also disclosed.
L'invention concerne une architecture DRAM ECC intégrée pour éliminer les erreurs de données. L'architecture DRAM ECC intégrée repose sur un mécanisme de parité linéaire bidimensionnelle et comprend une pluralité de blocs de mémoire et un bloc de parité. Chaque bloc de mémoire comprend des colonnes supplémentaires pour stocker des bits de parité transversale, alors que le bloc de parité stocke des bits de parité verticale. Un circuit de parité transversale, couplé parallèlement à un bus de données local existant de chaque mémoire vérifie la parité des bits du bus de données par rapport à un bit de parité transversale durant une opération de rafraîchissement ou de lecture afin de cerner tout échec de parité concernant le mot. L'identification d'un bit incorrect du mot se fait par le transfert itératif dles données du bus de données local de chaque bloc de mémoire à un bus de données global existant et par la vérification de la parité dans l'ensemble du bus de données global au moyen d'un circuit de parité verticale. Lorsqu'un échec de parité du bus de données global est détecté, tous les bits du bus de données global sont renversés pour éliminer le bit incorrect du bloc de mémoire par l'entremise du bus de données local. L'invention présente également une méthode d'initialisation de la mémoire dès la mise en marche pour préparer la mémoire à rédiger des données, ainsi que des méthodes et des circuits pour générer les bits de parité transversale et verticale correspondante durant une opération de rédaction.
Donnelly Victoria
Memory Management Services Ltd.
Mosaid Technologies Incorporated
LandOfFree
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Profile ID: LFCA-PAI-O-1976413