Security module component

Details Security module component Security module component

G - Physics

07

F

G07F 7/10 (2006.01)

Patent

CA 2568831

The aim of said invention is to optimally improve chipboard security by preventing fraudulent controls by a cryptographic processor or processors which use external signals for disturbing the normal operation of a processor or processors. The inventive security module IC component comprises at least two CPU A and CPU B processors, each of which is connected to ROM A and ROM B program memories, to programmable non-volatile and erasable data-containing memories (EEPROM) EEPROM A and EEPROM B and to random access memories (RAM) RAM A, RAM B for temporary storing data during processing, wherein the first CPU A processor comprises a bus for interfacing with the external of the IC component, the second CPU B processor is connected to the first CPU processor by means of a forwarding memory DPR, the non-volatile programmable and erasable memory EEPROM A of the first CPU A processor has a read access R only thereto and the second CPU B processor is provided with a read/write R/W access to said non-volatile programmable and erasable memory EEPROM A of the first CPU A processor.

Le but de la présente invention est d'améliorer de manière optimale la sécurité des cartes à puces en empêchant le contrôle frauduleux du ou des processeurs cryptographiques au moyen de signaux externes venant perturber le déroulement normal des tâches du ou des processeurs. Ce but est atteint par un composant IC de module de sécurité comprenant au moins deux processeurs CPU A, CPU B connectés chacun à des mémoires programme ROM A, ROM B, à des mémoires non-volatiles programmables et effaçables (EEPROM) EEPROM A, EEPROM B contenant des données et à des mémoires vives (RAM) RAM A, RAM B servant au stockage temporaire de données en cours de traitement, le premier processeur CPU A ayant un bus d'interfaçage avec l'extérieur du composant IC, caractérisé en ce que le second processeur CPU B est connecté au premier processeur CPU A par l'intermédiaire d'une mémoire d'échange DPR, la mémoire non-volatile programmable et effaçable EEPROM A du premier processeur CPU A étant uniquement en accès lecture R pour ledit premier processeur CPU A, le second processeur CPU B disposant d'un accès en lecture et écriture R/W sur ladite mémoire non-volatile programmable et effaçable EEPROM A du premier processeur CPU A.

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