Dual function data register

Details Dual function data register Dual function data register

G - Physics

11

C

G11C 19/00 (2006.01) G11C 7/22 (2006.01) G11C 17/14 (2006.01) H03K 5/13 (2006.01)

Patent

CA 2645781

A dual function serial and parallel data register with integrated program verify functionality. The master and slave latching circuits of the dual function data register can concurrently store two different words of data. In a program verify operation, the master latch stores program data and the slave latch will receive and store read data. Comparison logic in each register stage will compare the data of both latches, and integrate the comparison result to that of the previous register stage. The final single bit result will indicate the presence of at least one bit that has not been programmed. Automatic program inhibit logic in each stage will prevent successfully programmed bits from being re-programmed in each subsequent reprogram cycle. Either data word can be serially clocked out by selectively starting the shift operations on either the low or high active logic level of a clock signal.

L'invention concerne un registre de données parallèles et en série double fonction à fonctionnalité de vérification de programme intégré. Les circuits de verrouillage maître et esclave du registre de données double fonction peuvent simultanément stocker deux différents mots de données. La logique de comparaison de chaque étage de registre va comparer les données des deux verrouillages, et intégrer le résultat de comparaison à celui de l'étage de registre préalable. Le résultat de bit unique final va indiquer la présence d'au moins un bit qui n'a pas été programmé. La logique d'inhibition de programme automatique dans chaque étage va empêcher la reprogrammation de bits programmés avec succès dans chaque cycle de reprogrammation subséquent. Chaque mot de données peut être verrouiller en série par amorçage sélectif des opérations de décalage soit sur le niveau logique actif inférieur, soit sur le niveau logique actif supérieur d'un signal d'horloge.

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Profile ID: LFCA-PAI-O-2006071