Three terminal non-inverting transistor switch

H - Electricity – 03 – K

Patent

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Details

H03K 17/687 (2006.01) H03K 17/567 (2006.01)

Patent

CA 2087533

A three terminal non-inverting transistor switch includes in one embodiment (11) a first terminal (13), a second terminal (15) and a third terminal (17), a depletion mode field effect transistor (FET) (19) having a drain electrode (23) and a source electrode (25) that define a current path in the transistor (19) and are connected to the third terminal (17) and second terminal (15), respectively, and a gate electrode (27) for controlling the current flow in the transistor current path. A negative voltage converter (21) having an input electrode (29), an output electrode (31) and a return electrode (33) has its output electrode (31) coupled to the gate electrode (27) in the FET (19), its return electrode (33) being coupled to the source electrode (25) and its input electrode (29) coupled to the first terminal (13). In operation the current flow between the drain electrode (23) and the source electrode (25) will be high when a low signal is applied to the input electrode (29) with respect to the source electrode (25) and will be lower when a higher signal is applied to the input electrode (29) with respect to the source electrode (25).

L'invention est un transistor non-inverseur à trois bornes comportant dans l'une de ses concrétisations (11) une première borne (13), une deuxième borne (15) et une troisième borne (17), un transistor à effet de champ (FET) à mode de déplétion (19) utilisant une électrode de drain (23) et une électrode de source (25) qui définissent un trajet de courant dans ce transistor (19) et sont connectées à la troisième borne (17) et à la seconde borne (15) respectivement, et une électrode de grille (27) servant à contrôler la circulation du courant dans ce trajet. L'électrode de sortie (31) d'un convertisseur de tensions négatives (21) comportant une électrode d'entrée (29) et une électrode de retour (33), est couplée à l'électrode de grille (27) du FET (19); l'électrode de retour (33) est couplée à l'électrode de source (25) et l'électrode d'entrée est couplée à la première borne (13). En régime de fonctionnement, le courant entre l'électrode de drain (23) et l'électrode de source (25) est élevé quand un signal à l'état bas par rapport à l'électrode de source (25) est appliqué à l'électrode d'entrée (29), et est plus faible quand un signal à l'état haut par rapport à l'électrode de source (25) est appliqué à l'électrode d'entrée (29).

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Profile ID: LFCA-PAI-O-2012038

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