G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 15/00 (2006.01) G06F 15/80 (2006.01)
Patent
CA 2468800
A reconfigurable computing system for accelerating execution of floating point intensive iterative applications. The reconfigurable computing system includes a plurality of interconnected processing elements mounted (20), a host processing system for displaying real-time outputs of the floating point calculations performed by the processing elements (20), and an interface for connecting the processing elements to the host system. Each of the interconnected processing elements (20) includes a floating point functional unit (22), operand memory (24), control memory (26) and a control unit (28). The floating point functional unit (22) includes a multiply accumulate function. The operand memory (24) includes a plurality of banks of static random access memory. The processing elements (20) are interconnected using a nearest neighbor or hierarchical implementation. The instruction set performed by the floating point functional unit (22) includes arithmetic, control and communication instructions. The interface can be implemented as a PCI bus interface using a field programmable gate array or as an AGP bus interface.
L'invention concerne un système de calcul reconfigurable permettant une exécution accélérée d'applications itératives intensives à virgule flottante. Ce système de calcul reconfigurable comprend une pluralité d'éléments de traitement interconnectés (20) montés, un système de traitement hôte permettant d'afficher des sorties en temps réel de calculs à virgule flottante effectués par les éléments de traitement (20), et une interface permettant de connecter les éléments de traitement au système hôte. Chacun des éléments de traitement interconnectés (20) comprend une unité fonctionnelle à virgule flottante (22), une mémoire d'opérande (24), une mémoire de commande (26) et une unité de commande (28). Ladite unité fonctionnelle à virgule flottante (22) comprend une fonction de multiplication/accumulation. Ladite mémoire d'opérande (24) comprend une pluralité de banques de mémoire RAM statique. Lesdits éléments de traitement (20) sont interconnectés au moyen d'une mise en oeuvre voisine ou hiérarchique la plus proche. Un ensemble d'instructions effectuées par ladite unité fonctionnelle à virgule flottante (22) comprend des instructions arithmétiques, ainsi que des instructions de commande et de communication. Ladite interface peut être mise en oeuvre en tant qu'interface de bus PCI au moyen d'un réseau de portes programmable par l'utilisateur ou en tant qu'interface de bus AGP.
Bishop Benjamin
Kelliher Thomas P.
Yardi Shrirang Madhav
Bishop Benjamin
Gowling Lafleur Henderson Llp
Kelliher Thomas P.
University Of Georgia Research Foundation Inc.
Yardi Shrirang Madhav
LandOfFree
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