H - Electricity – 01 – L
Patent
H - Electricity
01
L
H01L 27/105 (2006.01) H01L 21/8238 (2006.01) H01L 21/8239 (2006.01) H01L 27/088 (2006.01) H01L 27/092 (2006.01)
Patent
CA 2466153
comprises one or more layers (1) of semiconducting material, two or more electrode layers, and memory material (11) contacting electrodes (2,6, 10) in the latter. At least one layer of a semiconducting material and two electrode layers form transistor structures such that the electrodes of the first electrode layer forms source/drain electrode pairs and those of a second electrode layer form the gate electrodes thereof. The source and drain electrodes (2;6) of a single transistor/memory structure are separated by a narrow recess (3) extending down to the semiconducting (1) layer wherein the transistor channel (8) is provided beneath the recess and with extremely small width, while the source and drain regions are provided beneath the respective source and drain electrodes (2;6) on either side of the transistor channel(8). Memory material (11) is provided in the recess (3) and contacts the electrodes (2,6,10) of the transistor. This arrangement defines the transistor channel (8) with a length L corresponding to the width of the recess (3) and a width W corresponding to the width of the gate electrode (10), L being a fraction of W, and three memory cells in the memory material (11) formed respectively between the source electrode (2) and the gate electrode (10), the drain electrode (6) and the gate electrode (10) and in the recess between the source and drain electrodes (2;6).
L'invention concerne un réseau de structures de transistor/mémoire intégrées, le réseau comporte au moins une couche (1) de matériau semi-conducteur, au moins deux couches d'électrodes, et un matériau de mémoire (11) en contact avec les électrodes (2, 6, 10). Au moins une couche d'un matériau semi-conducteur et deux couches d'électrodes constituent des structures de transistor de façon que les électrodes de la première couche d'électrodes forment des paires d'électrodes source/drain et celles d'une seconde couche d'électrodes forment leurs électrodes de grille. Les électrodes source et de drain (2; 6) d'une structure de transistor/mémoire simple sont séparées par un évidement étroit (3) descendant vers la couche semi-conductrice (1) dans laquelle le canal de transistor (8) est placé sous l'évidement et avec une extrêmement petite largeur, tandis que les régions source et de drain sont placées sous les électrodes source et de drain (2; 6) correspondantes d'un côté ou de l'autre du canal de transistor (8). Le matériau de mémoire (11) est placé dans l'évidement (3) et au contact avec les électrodes (2, 6, 10) du transistor. Cette disposition définit le canal de transistor (8) d'une longueur L correspondant à la largeur de l'évidement (3) et une largeur W correspondant à la largeur de l'électrode de grille (10), L étant une fraction de W, et trois cellules de mémoire dans le matériau de mémoire (11) formées respectivement entre l'électrode source (2) et l'électrode de grille (10), l'électrode de drain (6) et l'électrode de grille (10) et dans l'évidement entre les électrodes source et de drain (2; 6).
Robic
Thin Film Electronics Asa
LandOfFree
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