Dual loop delay-locked loop

Details Dual loop delay-locked loop Dual loop delay-locked loop

H - Electricity

03

L

H03L 7/07 (2006.01) H03L 7/081 (2006.01) H03L 7/10 (2006.01) H03L 7/087 (2006.01)

Patent

CA 2317480

A device and method for synchronizing a local clock to a reference clock. The device uses a frequency acquisition loop (418) and a phase acquisition loop (420). The frequency acquisition loop delays the reference clock (REF-CLK) to produce an intermediate clock (FCLK', BCLK') which falls within the operating range of the phase acquisition loop. The phase acquisition loop then delays the intermediate clock (LOC-CLK) to produce a local clock synchronized to the reference clock. The frequency acquisition loop (418) comprises a first delay circuit (400) adapted to delay the reference clock (REF-CLK) by an adjustable delay period which is selected from a plurality of non-adjustable delay periods by a first delay controller (404). The latter preferably comprises a cross-sensing phase detector pair (504) and a control logic (506). The phase acquisition loop (420) comprises a second delay circuit (402) adapted to delay the intermediate clock (FCLK', BCLK') by an adjustable delay period by a second delay controller (406). The latter may comprise a phase detector, a charge pump and a loop filter.

On décrit un dispositif et un procédé pour synchroniser une horloge locale et une horloge de référence. Le dispositif met en oeuvre une boucle d'acquisition de fréquence (418) et une boucle d'acquisition de phase (420). La boucle d'acquisition de fréquence retarde l'horloge de référence (REF-CLK) pour produire une horloge intermédiaire (FCLK'-BCLK') fonctionnant dans la plage d'utilisation de la boucle d'acquisition de phase. La boucle d'acquisition de phase retarde ensuite l'horloge intermédiaire pour produire une horloge locale (LOC-CLK) synchronisée avec l'horloge de référence. La boucle d'acquisition de fréquence (418) comprend un premier circuit à retard (400) conçu pour retarder l'horloge de référence (REF-CLK) par une période de retard réglable choisie par un premier contrôleur à retard (404) parmi une pluralité de périodes de retard non réglables. Le premier contrôleur à retard comprend, de préférence, une paire de comparateurs de phase à détection croisée (504) et une logique de commande (506). La boucle d'acquisition de phase (420) comprend un deuxième circuit à retard (402) conçu pour retarder l'horloge intermédiaire (FCLK'-BCLK') par une période de retard réglable, au moyen d'un deuxième contrôleur à retard (406) pouvant comprendre un détecteur de phase, une pompe de charge et un filtre à boucle.

Affiliated with

Also associated with

Rating

Dual loop delay-locked loop does not yet have a rating. At this time, there are no reviews or comments for this patent.

If you have personal experience with Dual loop delay-locked loop, we encourage you to share that experience with our LandOfFree.com community. Your opinion is very important and Dual loop delay-locked loop will most certainly appreciate the feedback.

Rate now

Comments { 0 }

Profile ID: LFCA-PAI-O-2075877