G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 13/16 (2006.01) G06F 13/28 (2006.01)
Patent
CA 2172976
Disclosed are methods and apparatus for interfacing a central processor (12) (CP) and a IO controller (30) (IOC) to a main memory (40). A CP and a IO write buffer each include a pair of memory input data registers, located in a pair of Memory Data Unit (MDU) integrated circuits (38a, 38b), and also two memory address registers, a previous memory address register, and an address comparator, located in a Memory Address Unit (MAU) (36). These registers, in conjunction with associated control logic, are used to buffer CP and IO write addresses and data to the main memory. If both address registers have a pending write, the last loaded address register is checked for a match against the current write address using the previous address register and the comparator. A match results in the combination of the previous write data and the current write data into one pending write, using write merge circuitry within the MDUs. IO read operations are performed by first loading the MDU read data registers with read data from memory locations specified by quad-word aligned address in the first IO address register, followed by an incremented quad-word aligned address in the second IO address register. The transfer is then begun and all incoming IO read addresses are checked for a current quad-word compare. If an incoming quad-word aligned IO read address is not equal to the content of the 10 previous address register, a memory read request is generated using the incremented address, and the MDU read data registers are advanced. A feature of this invention is that no specific addresses are used, and a knowledge of a transfer width (byte, word, etc.) is not required to determine memory operation types.
L'invention concerne un procédé et un appareil d'interfaçage d'un processeur central (12) et d'un contrôleur des entrées/sorties (30) avec une mémoire centrale (40). Un processeur central et un tampon d'écriture ES comprennent chacun une paire de registres de données d'entrées mémoire situés dans une paire de circuits intégrés (38a, 38b) d'unité de données de mémoire ainsi que deux paires de registres d'adresses de mémoire, un registre d'anciennes adresses mémoire et un comparateur d'adresses situés dans une unité d'adresses de mémoire (36). Ces registres sont utilisés conjointement avec une unité logique de commande associée pour tamponner les adresses et les données d'écriture E/S et du processeur central envoyées dans la mémoire centrale. Si l'écriture des deux registres d'adresses est en souffrance, la concordance du dernier registre d'adresses chargé avec l'adresse d'écriture en cours est vérifiée au moyen du registre d'adresses précédent et du comparateur. La concordance résulte de la combinaison des précédentes données d'écriture et des données d'écriture en cours de manière à former une écriture en souffrance, au moyen de circuits de fusion d'écriture dans les unités de données mémoire (MDU). Les opérations de lecture ES sont réalisées d'abord par chargement des registres de données de lecture de MDU avec les données de lecture en provenance des emplacements mémoire spécifiés par une adresse alignée à mot quadruple dans le premier registre ES, suivie par une adresse alignée à mot quadruple incrémentée dans le deuxième registre d'adresses E/S. Le transfert commence alors et toutes les adresses de lecture ES sont vérifiées de manière à permettre une comparaison des mots quadruples courante. Si une adresse de lecture ES alignée à mot quadruple n'est pas égale au contenu du précédent registre d'adresses ES, une demande de lecture de mémoire est générée au moyen de l'adresse incrémentée et les registres de données de lecture MDU sont avancés. Le procédé selon l'invention se caractérise par le fait qu'aucune adresse spécifique n'est utilisée et qu'aucune connaissance de la largeur de transfert (octet, mot) n'est requise pour déterminer les types d'opération de la mémoire.
Macdonald James B.
Mann Edward D.
Olson Stephen W.
Petersen James W. Jr.
Samsung Electronics Co. Ltd.
Smart & Biggar
Wang Laboratories Inc.
LandOfFree
Apparatus and method for interfacing a data processor and an... does not yet have a rating. At this time, there are no reviews or comments for this patent.
If you have personal experience with Apparatus and method for interfacing a data processor and an..., we encourage you to share that experience with our LandOfFree.com community. Your opinion is very important and Apparatus and method for interfacing a data processor and an... will most certainly appreciate the feedback.
Profile ID: LFCA-PAI-O-2082150