G - Physics – 06 – F
Patent
G - Physics
06
F
354/224
G06F 11/10 (2006.01)
Patent
CA 2017099
An apparatus and method of detecting parity errors includes checking data and associated parity in parallel with use of that data by an arithmetic logic unit. Upon detection of an error, the arithmetic logic unit will pass the data, unchanged, and associate that data with a new parity that is generated from the data. The data and new parity is then returned to the input of the arithmetic logic unit for processing. During the detection and reassociation sequence, downstream registers are paused to allow the reassociation of data and parity to take place, and to allow the data then be processed by the arithmetic logic unit.
L'invention est constituée par un appareil et une méthode de détection d'erreurs de parité. La méthode de l'invention consiste à vérifier en parallèle les données et la parité associée en utilisant ces données dans une unité arithmétique et logique. € la détection d'une erreur, cette unité arithmétique et logique transmet les données sans modification et les associe à une nouvelle parité engendrée par les données elles-mêmes. Les données et la nouvelle parité sont alors retransmises à l'entrée de l'unité arithmétique et logique pour fins de traitement. Durant la séquence de détection et de réassociation, les registres aval sont mis en attente pour permettre à la réassociation des données et de la parité de s'effectuer et pour permettre ensuite à l'unité arithmétique et logique de traiter les données.
Smart & Biggar
Tandem Computers Incorporated
LandOfFree
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Profile ID: LFCA-PAI-O-2084265