1t1c sram

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G - Physics

11

C

G11C 11/24 (2006.01)

Patent

CA 2532464

Memory circuits and methods are described providing an interface with high density dynamic memory (DRAM), such 1T1C (1 transistor and 1 capacitor) memory cells, providing full compatibility with static memory (SRAM). The circuitry overcomes the shortcomings with DRAM, such as associated with the restore and refresh operations, which have prevented full utilization of DRAM cores with SRAM compatible devices. The circuit can incorporate a number of inventive aspects, either singly or more preferably in combination, including a pulsed word line structure for limiting the maximum page mode cycle time, an address duration compare function with optional address buffering, and a late write function wherein the write operation commences after the write control signals are disabled.

L'invention concerne des circuits de mémoire et des procédés qui permettent d'obtenir une interface avec une mémoire dynamique haute densité (DRAM), tels que des cellules de mémoire 1T1C (1 transistor et 1 condensateur), et d'obtenir une compatibilité totale avec une mémoire statique (SRAM). Ces circuits permettent de résoudre les problèmes liés à la DRAM, tels que ceux associés aux opérations de restauration et de rafraîchissement, lesquels empêchaient jusqu'à présent une pleine utilisation des tores de DRAM avec des dispositifs compatibles avec une SRAM. Lesdits circuits peuvent présenter divers aspects, individuellement ou de préférence en combinaison, notamment une structure de canal mot impulsionnelle destinée à limiter le temps de cycle maximum en mode page, une fonction de comparaison de durée d'adresse avec mise en mémoire tampon optionnelle d'adresse, ainsi qu'une fonction d'écriture tardive selon laquelle l'opération d'écriture commence après la désactivation des signaux de commande d'écriture.

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