A burst mode memory accessing system

Details A burst mode memory accessing system A burst mode memory accessing system

G - Physics

06

F

G06F 12/06 (2006.01) G11C 5/02 (2006.01) G11C 7/10 (2006.01)

Patent

CA 2163540

A large burst mode memory (10) accessing system (15) includes N discrete sub-memories (11, 12) and three main I/O ports (17, 18, 19). Data is stored in the sub-memories so that the sub-memories (11, 12) are accessed depending on their proximity to the main I/O ports (17, 18, 19). Three parallel pipelines (1, 2, 3) provide a data path to/from the main I/O ports (17, 18, 19) and the sub-memories (11, 12). The first pipeline (1) functions to couple address/control signals to the memories such that adjacent sub-memories are accessed in half cycle intervals. The second pipeline (2) functions to propagate accessed data from the sub- memories to the main I/O ports such that data is outputted from the main output port every memories clock cycle. The third pipeline (3) propagates write data to the memories such that data presented at the input of the third pipeline on successive clock cycles is written into successive sub- memories. Redundancy circuits preserve data integrity without memory access interruption.

Système étendu (15) d'accès à la mémoire en mode rafale (10), comprenant N sous-mémoires séparées (11, 12) et trois ports E/S principaux (17, 18, 19). Les données sont stockées dans les sous-mémoires (11, 12), de sorte que l'accès à ces dernières s'effectue en fonction de leur proximité des ports E/S principaux (17, 18, 19). Trois pipelines parallèles (1, 2, 3) assurent un chemin de données en direction/provenance des ports E/S principaux (17, 18, 19) et des sous-mémoires (11, 12). Le premier pipeline (1) permet de coupler les signaux d'adresse/de commande aux mémoires de sorte que l'on puisse avoir accès à des sous-mémoires adjacentes dans des intervalles d'un demi-cycle. Le deuxième pipeline (2) permet de propager les données provenant des sous-mémoires vers les ports E/S principaux de manière que les données sont émises par le port de sortie principal à chaque cycle d'horloge suivant. Le troisième pipeline (3) propage des données d'écriture vers les mémoires, de sorte que les données présentées à l'entrée du troisième pipeline au cours des cycles d'horloge suivants sont écrites dans des sous-mémoires successives. Des circuits redondants préservent l'intégrité des données sans interruptions d'accès à la mémoire.

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