H - Electricity – 04 – Q
Patent
H - Electricity
04
Q
H04Q 11/08 (2006.01)
Patent
CA 2300889
The invention relates to a switching device for switching input data frames (IDF) from a plurality of N input lines (i1, i2, ... i n, i N) to output data frames (ODF) on a plurality of M output lines (o1, o2, ... o n, o M). The switching device contains a number K of switch pattern units, each containing a specific switch pattern. A number K of frame store memories (FSM j) each store all input data frames from all input lines in every frame period. Each frame store memory is used for selecting bits to a sub-group of M/K output lines. The parallelly working units (u1, u2, ... u K) each sequentially select a plurality of M/K bits from the stored input lines. The parallelly working units (u1, u2, ... u K) each sequentially select a plurality of M/K bits from the stored input data frames and simultaneously assign the selected bits to the output data frames on the respective sub-group of output lines. The selection and assigning of bits in each unit is performed at a M/K times higher clock rate than the bit rate on the input data lines. Thus, a bit-orientated reading of input data frames and writing of output data frames is achieved which allows a flexible switching of full rate as well as sub-rate input PCM data frames.
L'invention a trait à un dispositif de commutation servant à commuter des trames de données d'entrée (IDF) provenant de plusieurs lignes d'entrée N (i1, i2, ... in, iN) vers des trames de données de sortie (ODF) sur plusieurs lignes de sortie M (o1, o2, ... on, oM). Le dispositif de commutation contient un nombre K d'unités de motifs de commutation, chacune de celles-ci contenant un motif de commutation spécifique. Un nombre K de mémoires de trames (FSMj) servent chacune à stocker toutes les trames de données d'entrée provenant de toutes les lignes d'entrée dans chaque période de trame. Chaque mémoire de trame est utilisée pour sélectionner des bits pour un sous-groupe de lignes de sortie M/K. Les unités fonctionnant en parallèle (u1, u2, ...uK) sélectionnent chacune plusieurs bits M/K provenant de trames de données d'entrée stockées, et attribuent simultanément les bits sélectionnés aux trames de données de sortie dans le sous-groupe respectif de lignes de sortie. La sélection et l'attribution de bits dans chaque unité est effectuée à un débit de synchronisation M/K fois plus élevé que le débit binaire des lignes de données d'entrée. On obtient ainsi une lecture de trames de données d'entrée et une inscription de trames données de sortie fondées sur les bits, ce qui permet une commutation flexible de trames de données MIC d'entrée à un débit maximal ainsi qu'à des débits inférieurs.
Antonsson Dan
Malmqvist Frederik
Marks & Clerk
Telefonaktiebolaget Lm Ericsson
LandOfFree
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Profile ID: LFCA-PAI-O-1998066