G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 13/12 (2006.01) G06F 13/24 (2006.01) H04L 12/56 (2006.01)
Patent
CA 2143951
Combined indication signals of data block transfers are generated by a device which reduces the number of interrupts to a host processor (5). The reduction in the number of interrupts enhances host system performance during data block transfers. An embodiment of the device may be a network adapter (3a) comprising network interface logic (11) for transferring a data frame between a network (2) and a buffer memory (9) and host interface logic (11) for transferring a data frame between a buffer memory (9) and a host system (1). The network adapter (3a) further includes threshold logic (10) for generating an early receive indication signal when a portion of the data frame is received. Indication combination logic (l0a) delays the generation of a transfer complete interrupt to slightly before the expected occurrence of the early receive indication. The host processor (5) is able to service both the transfer complete indication and the early receive indication in a single interrupt service routine caused by the transfer complete indication.
Des signaux combinés d'indication de transferts de blocs de données sont générés par un dispositif qui réduit le nombre d'interruptions d'un processeur central ou hôte (5). La réduction du nombre d'interruptions améliore les performances du système hôte lors des transferts de blocs de données. Un mode de réalisation du dispositif peut être un adaptateur de réseau (3a) comprenant une logique d'interface de réseau (11) pour transférer un bloc d'informations entre une mémoire tampon (9) et un système central (1). L'adaptateur de réseau (3a) comprend en outre une logique de seuil (10) permettant de produire un signal d'indication d'une réception anticipée lorsqu'une partie du bloc d'informations a été reçue. Une logique de combinaison d'indication (10a) retarde la production d'un signal d'interruption de transfert complet jusqu'à peu avant l'occurrence prévue de l'indication de réception anticipée. Le processeur central (5) est capable de traiter à la fois l'indication de transfert complet et le signal d'indication de réception anticipée dans un seul programme de service d'interruption mis en route par l'indication de transfert complet.
Lo Lai-Chin
Petersen Brian
Sherer W. Paul
3com Corporation
Gowling Lafleur Henderson Llp
LandOfFree
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