G - Physics – 03 – F
Patent
G - Physics
03
F
G03F 7/20 (2006.01) G03F 7/00 (2006.01) G03F 7/40 (2006.01)
Patent
CA 2693228
A double exposure semiconductor process is provided for improved process margin at reduced feature sizes. During a first processing sequence, features defining non-critical dimensions of a polysilicon interconnect structure are formed, while other portions of the polysilicon layer are left un-processed. During a second processing sequence, features that define the critical dimensions of the polysilicon interconnect structure are formed without the need to execute a photoresist trimming procedure. Accordingly, only an etch process is executed, which provides higher resolution processing to create the critical dimensions needed during the second processing sequence.
L'invention concerne un procédé pour semi-conducteur à exposition double pour une marge de procédé améliorée à des tailles de particularités réduites. Pendant une première séquence de traitement, des particularités définissant des dimensions non critiques d'une structure d'interconnexion en polysilicium sont formées, alors que d'autres parties de la couche en polysilicium ne sont pas traitées. Pendant une seconde séquence de traitement, des particularités qui définissent des dimensions critiques de la structure d'interconnexion en polysilicium sont formées sans avoir besoin d'exécuter une procédure de rognage de résine photosensible. En conséquence, seul un procédé de gravage est exécuté, qui confère un traitement de résolution plus élevée pour créer les dimensions critiques nécessaires pendant la seconde séquence de traitement.
Smiths Ip
Xilinx Inc.
LandOfFree
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Profile ID: LFCA-PAI-O-1439186