G - Physics – 11 – C
Patent
G - Physics
11
C
G11C 16/00 (2006.01) G11C 16/08 (2006.01) G11C 16/16 (2006.01)
Patent
CA 2500798
A flash memory has a new page erase architecture using a local decoding scheme instead of the global decoding scheme known in the prior art. The new architecture saves more die area for memory cells and prevents unwanted erasure without affecting the reading time. Under the local decoding scheme, the flash memory is partitioned into sectors (222; 804). Each sector comprises a plurality of local decoders (202) and local circuitry. The local circuitry comprises switches (302, 304, 306) controlled by the global decoders (802) and these switches switch only in erase operation and not read operation. The reading time is not affected. Each local decoder is coupled to a row (212) of the memory array. Each local decoder comprises a PMOS transistor (204) for passing positive voltages and two NMOS transistors (206, 208) for passing negative voltages so that a page erase is achieved and unselected rows can be protected from unwanted erasure without additional and complex circuitry. The global decoder (802; 900; 1000) is located outside of the sectors (804) and provides global signals (GLOB_SRC_SEL, WS, WSN, SG) to all sectors via the local circuitry, thus saving area.
L'invention concerne une mémoire flash comprenant une nouvelle architecture d'effacement de page utilisant un mécanisme de décodage local au lieu du mécanisme de décodage global connu dans l'état de la technique. Cette nouvelle architecture permet de sauvegarder plus de zone de matrice pour les cellules mémoire et empêche un effacement indésirable sans affecter le temps de lecture. Avec le mécanisme de décodage local, la mémoire est découpée en secteurs (222, 804), chaque secteur comprenant une pluralité de décodeurs locaux (202) et un circuit local. Ledit circuit local comprend des commutateurs (302, 304, 306) commandés par les décodeurs globaux (802), ces commutateurs étant commutés uniquement pendant une opération d'effacement et non pendant une opération de lecture. Le temps de lecture n'est pas affecté. Chaque décodeur local est couplé à une rangée (212) de la matrice mémoire. Chaque décodeur local comprend un transistor PMOS (204) permettant de faire passer des tensions positives et deux transistors NMOS (206, 208) permettant de faire passer des tensions négatives de sorte qu'il est possible d'effacer une page et les rangées non sélectionnées peuvent être protégées contre un effacement indésirable sans circuit additionnel et complexe. Le décodeur global (802, 900, 1000) est situé à l'extérieur des secteurs (804) et fournit des signaux globaux (GLOB_SRC_SEL, WS, WSN, SG) à tous les secteurs via le circuit local, ce qui permet de sauvegarder la zone de matrice.
Bartoli Simone
Bedarida Lorenzo
Caser Fabio Tassan
Mognoni Sabina
Atmel Corporation
Smart & Biggar
LandOfFree
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