H - Electricity – 04 – L
Patent
H - Electricity
04
L
H04L 7/02 (2006.01) G06F 1/08 (2006.01) H03K 5/1252 (2006.01) H04L 7/00 (2006.01)
Patent
CA 2653630
Techniques for the design and use of a digital signal processor, including for processing transmissions in a communications system. Reduced glitch occurs in switching from a first clock input to a second clock input driving a clock multiplexer. The clock multiplexer receives a first clock input and provides a clock output and determines a low phase output level in the clock output. For a limited period of time, a low phase output level is forced. The clock multiplexer receives a second clock input and determines a low phase input level in the second clock input signal. Switching to providing the clock output in response to the second clock input occurs during the low phase input level in the second clock input signal. Then, the output of the clock multiplexer follows the phase level of the second clock signal.
La présente invention concerne des techniques de conception et d'utilisation d'un processeur de signal numérique, incluant (mais sans y être limitées) le traitement des transmissions dans un système de communication (par exemple, CDMA). De petites variations anormales se produisent lors de la commutation d'une première entrée d'horloge à une seconde entrée d'horloge entraînant un multiplexeur d'horloge. Le multiplexeur d'horloge reçoit une première entrée d'horloge, transmet une sortie d'horloge et détermine un faible niveau de sortie de phase dans la sortie d'horloge en réponse à un faible niveau d'entrée de phase dans la première sortie d'horloge. Pendant une période limitée, un faible niveau de sortie de phase est forcé indépendamment du niveau de phase du premier signal d'entrée d'horloge. Le multiplexeur d'horloge reçoit une seconde entrée d'horloge et détermine un faible niveau d'entrée de phase dans le second signal d'entrée d'horloge. La commutation pour transmettre la sortie d'horloge en réponse à la seconde entrée d'horloge se produit pendant le faible niveau d'entrée de phase dans le second signal d'entrée d'horloge. Ensuite, la sortie du multiplexeur d'horloge suit le niveau de phase du second signal d'horloge.
Saint-Laurent Martin
Zhang Yan
Qualcomm Incorporated
Smart & Biggar
LandOfFree
A glitch-free clock signal multiplexer circuit and method of... does not yet have a rating. At this time, there are no reviews or comments for this patent.
If you have personal experience with A glitch-free clock signal multiplexer circuit and method of..., we encourage you to share that experience with our LandOfFree.com community. Your opinion is very important and A glitch-free clock signal multiplexer circuit and method of... will most certainly appreciate the feedback.
Profile ID: LFCA-PAI-O-1446564