A graphics processing architecture employing a unified shader

Details A graphics processing architecture employing a unified shader A graphics processing architecture employing a unified shader

G - Physics

06

T

G06T 15/80 (2011.01)

Patent

CA 2585860

A graphics processing architecture employing a single shader is disclosed. The architecture includes a circuit operative to select one of a plurality of inputs in response to a control signal; and a shader, coupled to the arbiter, operative to process the selected one of the plurality of inputs, the shader including means for performing vertex operations and pixel operations, and wherein the shader performs one of the vertex operations or pixel operations based on the selected one of the plurality of inputs. The shader includes a register block which is used to store the plurality of selected inputs, a sequencer which maintains vertex manipulation and pixel manipulations instructions and a processor capable of executing both floating point arithmetic and logical operations on the selected inputs in response to the instructions maintained in the sequencer.

Architecture de traitement graphique faisant appel à un outil à ombrer unique. Cette architecture comprend un circuit qui permet de sélectionner une entrée parmi une pluralité d'entrées en réponse à un signal de commande; et un outil à ombrer, couplé à l'arbitre, destiné à traiter ladite entrée sélectionnée. L'outil à ombrer comprend des moyens permettant de réaliser des opérations s'appliquant aux sommets et des opérations s'appliquant aux pixels, et applique l'une des opérations s'appliquant aux sommets ou aux pixels en fonction de ladite entrée sélectionnée parmi la pluralité d'entrées. L'outil à ombrer comprend un bloc registre utilisé pour mémoriser ladite pluralité d'entrées sélectionnées, un séquenceur qui maintient des instructions de manipulation de sommets et de pixels, et un processeur apte à exécuter des opérations arithmétiques en virgule flottante aussi bien que des opérations logiques par rapport aux entrées sélectionnées en réponse aux instructions maintenues par le séquenceur.

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