A low latency fifo circuit for mixed clock systems

Details A low latency fifo circuit for mixed clock systems A low latency fifo circuit for mixed clock systems

G - Physics

06

F

G06F 5/06 (2006.01) G06F 5/10 (2006.01)

Patent

CA 2407407

A FIFO design interfaces a sender subsystem and a receiver subsystem working at different speeds. Global control signals relating to whether the FIFO is nearly full or nearly empty are synchronized to the sender subsystem clock and the receiver subsystem clock, respectively. A full global control signal synchronized to the sender clock signal is set when the array of cells is nearly full. A data item is enqueued when the full global control signal is not asserted and the sender requests the data be enqueued. A first empty global control signal is synchronized to the receiver clock is set when the array of cells is nearly empty. Data may be dequeued when requested by the receiver subsystem if the second empty signal is not asserted. A second empty control signal is also synchronized with the sender clock signal and is set when the FIFO is nearly empty and contains at least one valid data item. A dummy data item is enqueued when the full global control signal is not asserted and the second empty signal is asserted in order to prevent deadlock. A mixed-clock relay station design interfaces a sender subsystem and a receiver subsystem working at different speeds, and where the latency between sender and receiver is large.

Une conception de FIFO assure l'interfaçage d'un sous-système expéditeur et d'un sous-système destinataire fonctionnant à des vitesses différentes. Des signaux de commande globaux relatifs à l'état pratiquement plein ou pratiquement vide du FIFO sont synchronisés avec l'horloge du sous-système d'expéditeur et l'horloge du sous-système de récepteur, respectivement. Un signal de commande global plein, synchronisé avec le signal d'horloge d'expéditeur, est établi lorsque le réseau de cellules est pratiquement plein. Un article de données est mis en file d'attente lorsque le signal de commande global plein n'est pas actif et que l'expéditeur demande une mise en file d'attente des données. Un premier signal de commande global vide est synchronisé avec l'horloge récepteur lorsque le réseau de cellules est pratiquement vide. Les données peuvent être retirées de la file d'attente sur demande du sous-système utilisateur si le deuxième signal vide n'est pas actif. Un deuxième signal de commande vide est aussi synchronisé avec l'horloge expéditeur et est réglé lorsque le FIFO est pratiquement vide et contient au moins un article de données valable. De données temporaires sont mises en file d'attente lorsque le signal de commande global plein n'est pas actif et que le deuxième signal vide est actif de manière à empêcher le blocage. Une conception de poste de relais à horloge mixte communique par interface avec un sous-système expéditeur et un sous-système récepteur fonctionnant à des vitesses différentes, le temps de latence entre l'expéditeur et le destinataire étant important.

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