G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 15/78 (2006.01) G06F 9/30 (2006.01) G06F 9/302 (2006.01) G06F 9/38 (2006.01)
Patent
CA 2180855
A massively multiplexed central processing unit ("CPU") which has a plurality of independent computational circuits, a separate internal result bus for transmitting the resultant output from each of these computational circuits, and a plurality of general purpose registers coupled to each of the computational circuits. Each of the general purpose registers have multiplexed input ports which are connected to each of the result buses. Each of the general purpose registers also have an output port which is connected to a multiplexed input port of at least one of the computational circuits. Each of the computational circuits are dedicated to at least one unique mathematical function, and at least one of the computational circuits include at least one logical function. At least one of the computational circuits includes a plurality of concurrently operable mathematical and logical processing circuits, and an output multiplexer for selecting one of the resultant outputs for transmission on its result bus. The CPU also features a very long instruction word which uses a series of assigned bit locations to represent the selection codes for each of the CPU components. These selection codes are directly transmitted to each of the CPU components by a program control circuit. A separate data control circuit is further provided in achieve a Harvard architecture design for the CPU.
L'invention a pour objet une unité centrale (UC) massivement multiplexée présentant une pluralité de circuits de calcul indépendants, un bus de résultat interne séparé destiné à transmettre le résultat de chacun de ces circuits de calcul, et une pluralité de registres universels, couplés à chacun de ces circuits de calcul. Chacun de ces registres universels présentent des ports d'entrée multiplexés reliés à chacun des bus de résultat. Chacun des registres universels présente également un port de sortie relié à un port d'entrée multiplexé d'au moins un circuit de calcul. Chacun des circuits de calcul est dédié à au moins une seule fonction mathématique, et au moins un des circuits de calcul comprend au moins une fonction logique. Au moins un des circuits de calcul comprend une pluralité de circuits de traitement logique et mathématique pouvant fonctionner en concurrence, ainsi qu'un multiplexeur de sortie pour sélectionner un des résultats qui sera transmis à son bus de résultat. L'unité centrale présente également un mot instruction très long qui utilise une série de positions binaires affectées pour représenter les codes de sélections de chacun des composants de l'unité centrale. Ces codes de sélection sont directement transmis à chacun des composants de l'unité centrale par un circuit de commande par programme. L'invention décrit en outre un circuit de contrôle des données séparé permettant d'obtenir une unité centrale à architecture Harvard.
Bleck James A.
Bressette William J.
Churchill Stephen G.
Dupree Wayne P.
Gallant Jeffry R.
Smart & Biggar
The Dow Chemical Company
LandOfFree
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Profile ID: LFCA-PAI-O-1755999