H - Electricity – 03 – M
Patent
H - Electricity
03
M
H03M 1/36 (2006.01) H03M 1/16 (2006.01) H03M 1/74 (2006.01) H03M 7/36 (2006.01)
Patent
CA 2253488
To convert an analog current to a digital signal using a high-speed pipelined analog-to-digital (A/D) converter, the A/D converter may comprise a current sample- and hold (S/H) circuit at the input and several identical pipelined stages, where each stage contains a current S/H circuit, a current interstage low-resolution A/D converter and current references. To improve the speed of pipelined current-mode A/D converters the capacitive load seen by the output of every stage will be reduced. By adjusting the reference currents the power consumption will also be reduced. It is possible to achieve about 100 Msamples/s conversion rate and to reduce the power consumption by several times compared with existing designs. To increase the operation speed and to provide means to reduce the power consumption the pipelined current-mode A/D converter may comprise an S/H circuit (7) as the input and N pipelined stages (8), each of which contains an internal low-resolution A/D converter (9), a D/A converter (10), an S/H circuit (11), a reference current source (12) and an adder/subtractor (13). The most distinguishing features of the invented architecture are: 1) the inputs to the internal A/D converter and the interstage S/H circuit are timeinterleaved; and 2) the reference current to the D/A converter in every stage can be different.
Selon la présente invention, on convertit en signal numérique une intensité analogique au moyen d'un numériseur haute vitesse monté en pipeline. Ce numériseur peut comporter un échantillonneur-bloqueur d'intensité en entrée et différents étages identiques montés en pipeline, chacun de ces étages comportant un échantillonneur-bloqueur d'intensité, un numériseur inter-étage d'intensité basse résolution et des références d'intensité. Pour améliorer la vitesse des numériseurs à couplage d'intensité montés en pipeline, on réduit la charge capacitive en sortie de chaque étage. On réduit également la consommation d'énergie grâce à un réglage approprié des intensités de référence. Cette architecture permet, non seulement de réaliser environ cent millions d'échantillonnages par seconde mais aussi, par rapport aux modèles existants, de réduire de plusieurs fois la consommation électrique. Un tel numériseur à couplage d'intensité, monté en pipeline et capable d'augmenter la vitesse de fonctionnement, tout en constituant un dispositif permettant de réduire la consommation électrique, comporte normalement en entrée un échantillonneur-bloqueur d'intensité (7) et N étages (8) montés en pipeline. Chacun de ces numériseurs est constitué d'un numériseur interne de courant basse résolution (9), d'un numériseur (10), d'un échantillonneur-bloqueur d'intensité (11), d'une source d'intensité de référence (12) et d'un additionneur/soustracteur (13). Les principales caractéristiques de cette architecture sont: 1) l'imbrication temporelle des entrées vers le numériseur interne et l'échantillonneur-bloqueur inter-étage et 2) la possibilité de différences d'intensités de référence fournies au numériseur équipant chaque étage.
Marks & Clerk
Telefonaktiebolaget Lm Ericsson
LandOfFree
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