G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 15/167 (2006.01) G06F 13/40 (2006.01) G06F 15/17 (2006.01)
Patent
CA 2249136
A multi-processor computer system comprises one or more CPUs (1) connected to a host computer (2) via a common PCI bus system backplane (3). The host computer (2) comprises a host microprocessor and associated memory unit andeach CPU comprises a local microprocessor (5) having a local bus (15), an associated local memory unit (6), and a PCI connector (9) connected to the PCI backplane. Each CPU (1) further comprises a bridge (7) having at least two decoders installed between the CPU local bus (15) and the PCI connector (9) and providing an interface between the local microprocessor (5) and the associated local memory unit (6). A first decoder (A) of each bridge (7) is programmed to a first address range for access to the respective local memory unit (6) by the associated local processor (5), and a second decoder (B) of each bridge (7) is programmed to a second address range for access to the same physical memory of the memory unit (6) by another microprocessor (5) of the system The same first address range and different second address ranges are allocated to each associated memory (6). Each microprocessor (5) of the computer system can access the entire PCI memory space comprising the memory units associated with all microprocessors (1) of the system.
Système informatique multiprocesseur, comprenant un ou plusieurs CPU (1) connectés à un ordinateur hôte (2) au moyen d'un fond de casier de système à bus PCI commun (3). L'ordinateur hôte (2) comprend un microprocesseur hôte et une mémoire associée. Chaque CPU comprend un microprocesseur local (5) ayant un bus local (15), une mémoire locale associée (6) et un connecteur PCI (9) connecté au fond de casier PCI. En outre, chaque CPU (1) comprend une passerelle (7) ayant au moins deux décodeurs installés entre le bus local CPU (15) et le connecteur PCI (9), et assurant une interface entre le microprocesseur local (5) et la mémoire locale associée (6). Un premier décodeur (A) de chaque passerelle (7) est programmé pour rendre la mémoire locale respective (6) accessible au processeur local associé (5) dans une première plage d'adresses, et un deuxième décodeur (B) de chaque passerelle (7) est programmé pour rendre le même espace physique de la mémoire (6) accessible à un autre microprocesseur (5) du système dans une deuxième plage d'adresses. La même première plage d'adresses et un deuxième ensemble de plages d'adresses différentes sont attribuées à chaque mémoire associée (6). Chaque microprocesseur (5) du système informatique peut avoir accès à tout l'espace mémoire PCI comprenant les mémoires associées à tous les microprocesseurs (1) du système.
Ball Alan Edward
Haughton John David
White David John
Marks & Clerk
Thomson Training & Simulation Limited
LandOfFree
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Profile ID: LFCA-PAI-O-2055763