G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 9/46 (2006.01) G06F 13/26 (2006.01)
Patent
CA 2179397
A multiprocessor programmable inter- rupt controller (MPIC) has a distinct three- wire interrupt bus (15) with one clock wire and two data wires for handling interrupt request (IRQ) related messages. Each pro- cessor chip (114) has an on-board interrupt acceptance unit (IAU) coupled to the inter- rupt bus (15) for the acceptance of IRQs. I/O device interrupt lines are connected to one or more interrupt delivery units (IDUs 113) that are each coupled to the interrupt bus (15). A modification to the lowest prior- ity mode arbitration procedure also provides means for uniform distribution of IRQs to eligible processors. The actual servicing of the IRQs is done by means of the system bus (110). An MPIC cluster system provides means for interconnecting individual MPIC systems into an expanded interrupt controller system whenever the interrupt handling ca- pacity of individual MPIC system (cluster) is exceeded by using a cluster manager.
La présente invention concerne un MPIC ou contrôleur programmable d'interruptions pour multiprocesseur. Celui-ci comporte un bus d'interruption à trois fils (15) dont un fil de synchronisation et deux fils de données permettant le traitement des messages concernés par les demandes d'interruption (IRQ). Chaque puce (114) de processeur est munie d'une unité (IAU) d'acceptation des interruptions intégrée connectée au bus d'interruptions (15) et dont la fonction est d'accepter les demandes d'interruption. Les lignes d'interruption des unités d'entrées et sorties sont raccordées à une ou plusieurs unité de remise des interruptions (IDU, 113) qui sont elles-mêmes couplées au bus d'interruption (15). En outre, une modification de la procédure d'arbitrage du mode de priorité minimale permet de répartir de façon uniforme les IRQ entre processeurs sollicitables. La gestion effective des IRQ est effectuée par le bus système (110). Un dispositif de mise en grappe des MPIC permet, grâce à un gestionnaire de grappe, d'interconnecter différents dispositifs MPIC en un système étendu de contrôleurs d'interruption à chaque fois que la capacité de traitement des interruptions d'un dispositif MPIC (ou d'une grappe de MPIC) devient insuffisante.
Carson David G.
Finzi David
Golbert Adi
Hochberg Yoav
Nizar P. K.
Intel Corporation
Riches Mckenzie & Herbert Llp
LandOfFree
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Profile ID: LFCA-PAI-O-1938511