H - Electricity – 04 – L
Patent
H - Electricity
04
L
H04L 12/56 (2006.01)
Patent
CA 2278617
A scalable low-latency switch extends the functionality of a multiple level minimum logic interconnect structure for usage in computers of all types, networks and communication systems. The multiple level minimum logic interconnect structure employs a data flow technique based on timing and positioning of messages moving through the structure. The scalable low-latency switch is distributed throughout multiple nodes in the structure so that a supervisory controller providing a global control function and complex logic structures are avoided while the interconnect structure operates as a "deflection" or "hot potato" system in which processing and storage overhead at each node are reduced. The interconnect structure using the scalable low- latency switch employs a method of achieving wormhole routing through an integrated circuit chip by a novel procedure for inserting messages into the chip. Rather than simultaneously inserting a message into each unblocked node on the outer cylinder at every angle, messages are inserted simultaneously into two columns A and B only if an entire message fits between A and B. Messages are inserted into column 0 at time 0. Messages are inserted into column 1 at time t0+tC, where time tc is the time for a first bit of a message to move from column 0 to column 1 on the top level. Messages are inserted into column 2 at time t0+2tC, and so forth. The strategy prevents the first bit of one message from colliding with an interior bit of another message already in the switch. Contention between entire messages is addressed by resolving the contention between the first bit only so that messages wormhole through many cells.
Cette invention se rapporte à un commutateur à faible latence à géométrie variable, qui augmente la fonctionnalité d'une structure d'interconnexion à logique minimum de niveau multiple, en vue d'une utilisation dans des ordinateurs de tous types, des réseaux et des systèmes de communications. Ladite structure d'interconnexion à logique minimum de niveau multiple utilise une technique de flux de données basée sur la synchronisation et le positionnement des messages se déplaçant à travers la structure. Ce commutateur à faible latence à géométrie variable est réparti dans de multiples noeuds de la structure, pour qu'un contrôlleur de supervision fournissant une fonction de commande globale et des structures à logique complexe soient évités, tandis que la structure d'interconnexion fonctionne comme système de déviation ou comme système cherchant à se débarasser au plus vite de son paquet, le temps système de traitement et de mise en mémoire au niveau de chaque noeud étant réduit. Ladite structure d'interconnexion utilisant ce commutateur à faible latence à géométrie variable applique un procédé de tracé de voie par accès forcé à travers une puce de circuit intégré par une nouvelle procédure d'insertion de messages dans la puce. Plutôt que d'insérer simultanément un message dans chaque noeud non bloqué sur le cylindre extérieur à chaque angle, ledit commutateur insère les messages simultanément dans deux colonnes A et B, uniquement s'il y a assez de place pour un message entier entre A et B. Les messages sont insérés dans la colonne 0 au moment 0. Les messages sont insérés dans la colonne 1 au moment t¿0?+t¿C?, le moment t¿C? étant le moment auquel un premier bit d'un message se déplace de la colonne 0 à la colonne 1 sur le niveau supérieur. Les messages sont insérés dans la colonne 2 au moment t¿0?+2t¿C?, et ainsi de suite. Cette stratégie empêche le premier bit d'un message d'entrer en collision avec un bit intérieur d'un autre message se trouvant déjà dans le commutateur. On traite les contencieux entre des messages entiers en résolvant le contentieux entre le premier bit uniquement, de sorte que les messages trouvent un accès à travers un grand nombre de cellules.
Interactic Holdings Llc
Smart & Biggar
LandOfFree
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