Adaptive processor architecture incorporating a field...

G - Physics – 06 – F

Patent

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G06F 12/00 (2006.01) G06F 7/00 (2006.01) G06F 9/00 (2006.01) G06F 12/06 (2006.01) G06F 13/00 (2006.01) G06F 15/173 (2006.01) H01L 27/10 (2006.01) H01L 29/73 (2006.01)

Patent

CA 2483541

A multi-adaptive processor element (100) architecture incorporating a field programmable gate array ("FPGA") control element (102) having at least one embedded processor core and a pair of user FPGAs (104) forming a user array is disclosed in conjunction with high volume dynamic random access memory ("DRAM") (108) and dual-ported static random access memory ("SRAM") banks (106). In operation, the DRAM (108) is "read" using its fast sequential burst modes and the lower capacity SRAM banks (106) are then randomly loaded allowing the user FPGAs (104) to experience very high random access data rates from what appears to be a very large virtual SRAM. The reverse also happens when the user FPGAs are "writing" data to the SRAM banks. These overall control functions may be managed by an on-chip DMA engine that is implemented in the control FPGA.

L'invention concerne une architecture d'élément de processeur (100) multi-adaptatif incorporant un élément de commande (102) de prédiffusé programmable (FPGA) comprenant au moins un noyau de processeur incorporé et une paire de prédiffusés programmables utilisateur (104) formant un réseau utilisateur associés à une mémoire RAM dynamique (DRAM) (108) à volume élevé et à des blocs de mémoire RAM statique (SRAM) (106) double port. En fonctionnement, la DRAM (108) est lue à l'aide de modes rafales séquentiels rapides et les bancs de SRAM (106) de capacité inférieure sont ensuite chargés de manière aléatoire, ce qui permet aux FPGA utilisateur (104) de connaître des débits de données à accès très aléatoire à partir de ce qui semble être une très grande SRAM virtuelle. L'inverse peut également arriver lorsque les FPGA utilisateur écrivent des données dans le bloc de SRAM. Ces fonctions de commande globales peuvent être gérées sur un moteur DMA sur puce mis en oeuvre dans le FPGA de commande.

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