Address decoder with memory wait state circuit

Details Address decoder with memory wait state circuit Address decoder with memory wait state circuit

G - Physics

07

B

G07B 17/02 (2006.01) G06F 13/16 (2006.01) G07B 17/00 (2006.01)

Patent

CA 2137512

The electronic postage meter control system includes a printing unit which is responsive to control signals from a control circuit. The control circuit includes a programmable microprocessor in bus communication with memory units for accounting for the postage printed by the printing means. The microprocessor is also in bus communication with an application specific integrated circuit. The integrated circuit has an address decoding module for generating a unique combination of control signals in response to a respective address placed on the bus by the microprocessor. Memory units are responsive to the chip select control signal to enable waiting to the respective memory units. The integrated circuit also includes a non-volatile memory access delay circuit for causing the chip select signal from the address decoding module enabling those memory units requiring additional access time to stay active for the additional time.

Système de commande d'affranchisseuse électronique comprenant une imprimante qui répond aux signaux de commande d'un circuit de commande. Le circuit de commande inclut un microprocesseur programmable en communication par bus avec des unités de mémoire pour totaliser l'affranchissement imprimé. Le microprocesseur est également en communication par bus avec un circuit intégré spécifique d'une application. Le circuit intégré comprend un module décodeur d'adresse pour générer une combinaison unique de signaux de commande en réponse à une adresse respective transmise sur le bus par le microprocesseur. Les unités de mémoire répondent au signal de commande de sélection de circuit pour valider l'attente d'accès aux unités de mémoire respectives. Le circuit intégré inclut également un circuit à retard d'accès à la mémoire non volatile qui fait en sorte que le signal de sélection de circuit provenant du module décodeur d'adresse valide les unités de mémoire qui ont besoin d'un temps d'accès supplémentaire pour demeurer actives pour le temps supplémentaire.

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