G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 12/04 (2006.01)
Patent
CA 2675702
Address translation performance within a processor is improved by identifying an address that causes a boundary crossing between different pages in memory and linking address translation information associated with both memory pages. According to one embodiment of a processor, the processor comprises circuitry configured to recognize an access to a memory region crossing a page boundary between first and second memory pages. The circuitry is also configured to link address translation information associated with the first and second memory pages. Thus, responsive to a subsequent access the same memory region, the address translation information associated with the first and second memory pages is retrievable based on a single address translation.
L'invention concerne une performance de traduction d'adresse dans un processeur améliorée en identifiant une adresse qui entraîne un chevauchement de limite entre différentes pages dans la mémoire et en liant les informations de traduction d'adresse associées aux deux pages de mémoire. Selon un mode de réalisation d'un processeur, le processeur comprend des circuits configurés pour reconnaître un accès à une région de mémoire chevauchant une limite de page entre des première et seconde pages de mémoire. Ces circuits sont également configurés pour lier des informations de traduction d'adresse associées aux première et seconde pages de mémoire. Ainsi, en réponse à un accès ultérieur à la même région de mémoire, les informations de traduction d'adresse associées aux première et seconde pages de mémoire sont accessibles sur la base d'une traduction d'adresse unique.
Augsburg Victor Roberts
Dieffenderfer James Norris
Kopec Brian Joseph
Sartorius Thomas Andrew
Qualcomm Incorporated
Smart & Biggar
LandOfFree
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Profile ID: LFCA-PAI-O-1757845