Adjustable input receiver for low power high speed interface

Details Adjustable input receiver for low power high speed interface Adjustable input receiver for low power high speed interface

H - Electricity

03

K

H03K 19/003 (2006.01)

Patent

CA 2686967

A pseudo-differential input receiver is disclosed which is configured to support a wide-range of reference voltage Vref and a wide-range frequency interface with no parallel termination are described herein. The pseudo-differential receiver implementations described herein are very efficient in terms of area, power, and performance. A wide-frequency-range Vref-adjustable input receiver is described herein. The receiver can be configured with a Vref-monitoring PMOS helper FET or an enabled stacked PMOS helper FET to enable the receiver to work at Vref=0V like a conventional CMOS receiver. The receiver can also be configured with a Vref-monitoring NMOS helper FET to enable a Vref-based input receiver to work with programmability on bias currents & trip-point at Vref=(0.5~0.7)Vdd, depending on the ratio of output driver's impedance and parallel on/off-die termination impedance.

Cette invention se rapporte à un récepteur d'entrée pseudo-différentiel conçu pour supporter une large plage de tensions de référence Vref et à une interface à large plage de fréquences sans aucune connexion parallèle. Les mises en AEuvre du récepteur pseudo-différentiel décrites ici sont très efficaces en termes de superficie, de puissance et de performances. Un récepteur d'entrée réglable à large plage de fréquences est décrit ici. Le récepteur peut être configuré avec un FET de renfort PMOS de contrôle de Vref ou un FET de renfort PMOS empilé activé pour permettre au récepteur de fonctionner à Vref=0V comme un récepteur CMOS conventionnel. Le récepteur peut être également configuré avec un FET de renfort NMOS de contrôle de Vref pour permettre à un récepteur d'entrée basé sur la Vref de fonctionner avec une programmabilité sur des courants de polarisation & un point de déclenchement à Vref=(0.5~0.7)Vdd, en fonction du rapport de l'impédance du dispositif d'entraînement de sortie et de l'impédance d'extrémité sur/hors puce parallèle.

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