Ampic dram system in a telecommunication switch

Details Ampic dram system in a telecommunication switch Ampic dram system in a telecommunication switch

H - Electricity

04

L

H04L 12/56 (2006.01)

Patent

CA 2323930

A technique and system for eliminating bus contention in multi-port internally cached dynamic random access memory (AMPIC DRAM) systems, while eliminating the need for external control paths and random memory addressing, through the use of data header destination bits and a novel dedication of reduced size slot buffers to separate DRAM banks and similarly dedicated I/O data read resource ports, particularly useful for relatively short ATM message networking and the like, wherein all system I/O resources are enabled simultaneously to write complete ATM messages into a single slot buffer, and also for SONET Cross Connect and WDM messages.

L'invention concerne une technique et un système éliminant l'encombrement de bus dans des systèmes de mémoire vive dynamique mise en antémémoire intérieurement multi-ports (AMPIC DRAM), tout en éliminant les chemins de commande extérieurs et l'adressage en mémoire vive, par l'utilisation de bits de destination d'en-tête de données et d'une nouvelle spécialisation de tampons à emplacements de taille réduite pour séparer des blocs DRAM et des ports de ressources de lecture de données E/S spécialisés de façon similaire, particulièrement utiles pour l'interconnexion de messages MTA relativement courts et analogue, dans lesquels toutes les ressources E/S du système sont validées simultanément pour écrire des messages MTA entiers dans un seul tampon à emplacements, et également pour des messages d'interconnexion SONET (réseau optique synchrone) et WDM (multiplexage par répartition en longueur d'onde).

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