H - Electricity – 03 – M
Patent
H - Electricity
03
M
H03M 7/00 (2006.01) H03M 13/09 (2006.01) H03M 13/27 (2006.01) H03M 13/29 (2006.01)
Patent
CA 2354580
An iterative decoder and iterative decoding method. In the iterative decoder, a first adder has a first port for receiving information symbols and a second port; a first component decoder is coupled to the first adder, for receiving first parity symbols and decoding the information symbols using the first parity symbols and an output signal of the first adder, a first subtractor has a third port for receiving the output of the first component decoder, and a fourth port; an interleaver coupled to the output of the second adder, for interleaving the decoded information symbols received from the first component decoder, a second component decoder receives the output of the interleaver and second parity symbols and decodes the information symbols of the interleaver output using the received signals; a deinterleaver deinterleaves the output of the second component decoder, a third adder has a fifth port for receiving the output of the deinterleaver and a sixth port for receiving an inversed output of the second adder, the output of the third adder connected to the second port and an inverted output of the third adder connected to the fourth port; a hard decision device converts the decoded symbols received from the first component decoder to binary information bits; an error detector checks error in the binary information bits received from the hard decision device and generates a no error signal if no errors are detected; and an output buffer stores the binary information bits received from the hard decision device and outputs the stored binary information bits in response to the no error signal.
L'invention concerne un décodeur itératif et un procédé de décodage itératif. Dans le décodeur itératif, un premier additionneur présente un premier accès destiné à recevoir des symboles d'informations, et un deuxième accès; un premier composant décodeur est couplé au premier additionneur pour recevoir des premiers symboles de parité et pour décoder les symboles d'informations au moyen des premiers symboles de parité et un signal de sortie du premier additionneur; un premier soustracteur présente un troisième accès pour recevoir la sortie du premier composant décodeur, et un quatrième accès; un module d'entrelacement couplé à la sortie du deuxième additionneur, pour l'entrelacement des symboles d'informations décodés reçus du premier composant décodeur; un deuxième composant décodeur reçoit la sortie du module d'entrelacement et des deuxièmes symboles de parité et décode les symboles d'informations de la sortie du module d'entrelacement au moyen des signaux reçus; un module de dé-entrelacement dé-entrelace la sortie du deuxième composant décodeur; un troisième additionneur présente un cinquième accès pour recevoir la sortie du module de dé-entrelacement et un sixième accès pour recevoir une sortie inversée du deuxième additionneur, la sortie du troisième additionneur connectée au deuxième accès et une sortie inversée du troisième additionneur connectée au quatrième accès; un dispositif de décision formelle convertit les symboles décodés reçus du premier composant décodeur en bits d'informations ; un détecteur d'erreur contrôle les erreurs dans les bits d'informations binaires reçus du dispositif de décision formelle et génère un signal d'absence d'erreurs si aucune erreur n'est détectée; et un tampon de sortie mémorise les bits d'informations binaires reçus du dispositif de décision formelle et sort les bits d'informations binaires mémorisés en réponse au signal d'absence d'erreurs.
Choi Soon-Jae
Kim Beong-Jo
Kim Min-Goo
Lee Young-Hwan
Samsung Electronics Co. Ltd.
Smart & Biggar
LandOfFree
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