G - Physics
06
G
G06G 7/16 (2006.01) G06G 7/164 (2006.01)
Patent
CA 2103300
A multiplier containing first and second squaring circuits, in which the first squaring circuit has first and second differential transistor-pairs and the second squaring circuit has third and fourth ones. A positive output end of the first squaring circuit and an opposite output end of the second squaring circuit are coupled together, and an opposite output end of the first squaring circuit and a positive output end of the second squaring circuit are coupled together, which constitutes a pair of differential output ends of the multiplier. Sum and difference of first and second input voltages are applied to the differential input ends of the first and second squaring circuits, respectively. A first DC voltage is commonly applied across respective input ends of the first and second transistor-pairs, and a second one across the other input ends thereof. The second DC voltage is applied equal in polarity to the first DC voltage. Reduction of a power source voltage and simplification of circuit configuration can be obtained.
L'invention est un multiplicateur comportant un premier et un second circuits générateurs d'ondes carrées, le premier circuit générateur comportant une première et une deuxième paires de transistors différentielles et le second, une troisième et une quatrième paires de transistors différentielles. La sortie positive du premier circuit générateur d'ondes carrées et la sortie négative du second circuit générateur d'ondes carrées sont connectées ensemble, et la sortie négative du premier circuit générateur d'ondes carrées et la sortie positive du second circuit générateur d'ondes carrées sont connectées ensemble, ce qui constitue une paire de sorties différentielles du multiplicateur. La somme et la différence des tensions de la première et de la seconde entrées sont appliquées aux entrées différentielles du premier et du second circuits générateurs d'ondes carrées respectivement. Une première tension continue est appliquée à chacune des entrées de la première et de la seconde paires de transistors, et une seconde tension continue est appliquée aux autres entrées, ces deux tensions d'entrées étant appliquées de façon symétrique quant à leurs signes. On obtient ainsi une réduction de la tension d'alimentation et une simplification de la configuration du circuit.
Corporation Nec
Smart & Biggar
LandOfFree
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Profile ID: LFCA-PAI-O-1497818