G - Physics – 06 – G
Patent
G - Physics
06
G
G06G 7/16 (2006.01) G06G 7/164 (2006.01)
Patent
CA 2113145
A multiplier containing first and second quadritail cells. The first quadritail cell has a first pair of first and second transistors, a second pair of third and fourth transistors, and a first constant current source for driving the first and second pairs. The second quadritail cell has a third pair of fifth and sixth transistors, a fourth pair of seventh and eighth transistors, and a second constant current source for driving the third and fourth pairs. Each of the first to fourth pairs has output ends coupled together. A first input voltage is applied between input ends of the first and fourth transistors and is applied between input ends of the fifth and eighth transistors. A second input voltage is applied between input ends coupled together of the second and third transistors and the input ends coupled together of the sixth and seventh transistors. The output ends of the first and fourth pairs are coupled together to form one of differential output ends, and those of the second and third pairs are coupled together to form the other of the differential output ends thereof. At least one of the first and second input voltages can be expanded in linear range at a low power source voltage such as 3 or 3.3 V.
L'invention est un multiplicateur contenant une première et une seconde cellule. La première cellule comporte une première paire de transistors constituée du premier et du second transistor, une deuxième paire de transistors constituée du troisième et du quatrième transistor, et une première source de courant constant servant à attaquer cette première et cette deuxième paire. La seconde cellule comporte une troisième paire de transistors constituée par le cinquième et le sixième transistor, une quatrième paire de transistors constituée par le septième et le huitième transistor, et une seconde source de courant constant servant à attaquer la troisième et la quatrième paire. Dans chacune des quatre paires, les bornes de sortie sont couplées les unes aux autres. Une première tension est appliquée entre les bornes d'entrée du premier et du quatrième transistor et entre les bornes d'entrée du cinquième et du huitième transistor. Une seconde tension est appliquée entre les bornes d'entrée couplées du deuxième et du troisième transistor et les bornes d'entrée couplées du sixième et du septième transistor. Les bornes de sortie de la première et de la quatrième paire sont couplées ensemble de façon à former l'une des bornes de sortie différentielle et celles de la deuxième et de la troisième paire sont couplées ensemble pour former l'autre borne de sortie différentielle. L'une au moins des tensions d'entrée peut varier de façon linéaire quand la tension de la source d'alimentation est faible, par exemple 3 ou 3,3 V.
Corporation Nec
Smart & Biggar
LandOfFree
Analog multiplier using quadritail circuits does not yet have a rating. At this time, there are no reviews or comments for this patent.
If you have personal experience with Analog multiplier using quadritail circuits, we encourage you to share that experience with our LandOfFree.com community. Your opinion is very important and Analog multiplier using quadritail circuits will most certainly appreciate the feedback.
Profile ID: LFCA-PAI-O-1465876