G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 9/30 (2006.01) G06F 9/38 (2006.01)
Patent
CA 2560469
According to embodiments of the invention, there is disclosed a computer processor architecture; and in particular a computer processor, a method of operating the same, and a computer program product that makes use of an instruction set for the computer. In one embodiment according to the invention, there is provided a computer processor, the processor comprising: a decode unit for decoding instruction packets fetched from a memory holding a sequence of instruction packets; and first and second processing channels, each channel comprising a plurality of functional units, wherein the first processing channel is capable of performing control operations and comprises a control register file having a relatively narrower bit width, and the second processing channel is capable of performing data processing operations at least one input of which is a vector and comprises a data register file having a relatively wider bit width. The decode unit is operate e to detect for each instruction packet whether the instruction packet defines (i) a plurality of control instructions to be executed sequentially on the first processing channel or (ii) a plurality of instructions comprising at least one data processing instruction to be executed simultaneously on the second execution channel, and to control the first and second channels in dependence on said detection.
L'invention concerne, dans certains de ses modes de réalisation, une architecture de processeur informatique et, en particulier, un processeur informatique, un procédé de mise en application et un produit informatique utilisant un ensemble d'instructions pour l'ordinateur. Dans un mode de réalisation, elle concerne un processeur informatique comprenant: une unité de décodage servant à décoder des paquets d'instructions provenant d'une mémoire détenant une séquence de paquets d'instructions, un premier et une deuxième canal de traitement dont chacun comprend une pluralité d'unités fonctionnelles, ce premier canal de traitement étant capable d'exécuter des opérations de contrôle et comprenant un premier fichier de registre de contrôle possédant une largeur de bit relativement plus étroite, et le deuxième canal de traitement étant capable d'exécuter des opérations de traitement de données dont au moins une entrée consiste en un vecteur et comprenant un fichier de registre de données dont la largeur de bit est relativement plus élevée. L'unité de décodage sert à détecter pour chaque paquet d'instructions si ce dernier définit (i) une pluralité d'instructions de contrôle devant être exécutées séquentiellement sur le premier canal de traitement ou (ii) une pluralité d'instructions comprenant au moins une instruction de traitement de données devant être exécutée simultanément sur le deuxième canal d'exécution, ainsi qu'à contrôler ce premier et ce deuxième canal en fonction de ladite détection.
Icera Inc.
Smart & Biggar
LandOfFree
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Profile ID: LFCA-PAI-O-1363465