G - Physics – 06 – F
Patent
G - Physics
06
F
354/233
G06F 13/14 (2006.01) G06F 5/06 (2006.01) G06F 13/42 (2006.01)
Patent
CA 2025711
A microprocessor system which includes a processor unit with system memory and a separate buffer memory, one or more subsystem adapter units with memory, optional I/O devices which may attach to the adapters, and a bus interface. The memory in the processor and the memory in the adapters are used by the system as a shared memory which is configured as a distributed FIFO circular queue (a pipe). Unit to unit asynchronous communication is accomplished by placing control elements on the pipe which represent requests, replies, and status information. The units send and receive control elements independent of the other units which allows free flowing asynchronous delivery of control information and data between units. The shared memory can be organized as pipe pairs between each pair of units to allow full duplex operation by using one pipe for outbound control elements and the other pipe for inbound control elements. The control elements have standard fixed header fields with variable fields following the fixed header. The fixed header allows a common interface protocol to be used by different hardware adapters. The combination of the pipe and the common interface protocol allows many different types of hardware adapters to asynchronously communicate, resulting in higher overall throughput due to lower interrupt overhead.
Système à microprocesseur comprenant un processeur à mémoire système et à mémoire tampon distincte, un ou plusieurs adaptateurs de sous-système à mémoire, des dispositifs d'entrée-sortie optionnels raccordables aux adaptateurs et une interface de bus. Le système utilise la mémoire du processeur et la mémoire des adaptateurs comme mémoire partagée, celle-ci étant configurée en file circulaire FIFO répartie (pipeline). La communication asynchrone d'unité à unité est assurée au moyen d'éléments de contrôle placés sur le pipeline qui représentent des demandes, des réponses et des données d'état. Les unités envoient et reçoivent des éléments de contrôle indépendants des autres unités, ce qui permet l'acheminement asynchrone libre de données et d'information de contrôle entre les unités. La mémoire partagée peut être organisée en paires de pipelines entre chaque paire d'unités afin de permettre le fonctionnement duplex intégral : un pipeline est alors utilisé pour les éléments de contrôle de départ, et l'autre pour les éléments de contrôle d'arrivée. Les éléments de contrôle comportent des zones d'en-têtes fixes normalisées suivies de zones variables. L'en-tête fixe permet à différents adaptateurs de matériel d'utiliser un même protocole d'interface. La combinaison du pipeline et du protocole d'interface commun permet à de nombreux types d'adaptateurs de matériel de communiquer en mode asynchrone, ce qui améliore le débit de traitement global en raison de la moins grande quantité d'information d'interruption.
Bonevento Francis Michael
Mcgovern Joseph Patrick
Thomas Eugene Mitchell
Lenovo (singapore) Pte. Ltd.
Rosen Arnold
LandOfFree
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