Apparatus and method for capturing serial input data

G - Physics – 11 – C

Patent

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G11C 7/10 (2006.01) G06F 1/04 (2006.01) G06F 12/00 (2006.01) G11C 7/22 (2006.01) G11C 8/18 (2006.01) G11C 19/00 (2006.01) H03M 9/00 (2006.01)

Patent

CA 2667904

A serial input processing apparatus provides how to capture serial data without loss of a single bit while command interpretation is being performed in a command decoder at high frequency. Individual bytes of serial bits of a pre-defined sequence are latched and bit streams are temporarily stored with multiple clocks. The temporary store is conducted before transferring byte information to assigned address registers to register the address. The address registration and the data registration are performed by latching all bit streams of the serial input at the leading edges of clocks. While at a high frequency operation (e.g., 1 GHz or 1 ns cycle time), no additional registers are required for storing bit data during command interpretation with enough time margins between the command bit stream interpretation and next bit data stream.

La présente invention concerne un dispositif de traitement d'entrée en série permettant de capturer des données en série sans perdre un seul bit alors qu'une interprétation de commande est en cours d'exécution dans un décodeur de commande à haute fréquence. Des octets individuels de bits en série d'une séquence prédéfinie sont verrouillés et des trains de bits sont stockés provisoirement avec plusieurs horloges. Le stockage provisoire est effectué avant le transfert d'informations d'octet à des registres d'adresse attribués pour enregistrer l'adresse. L'enregistrement de l'adresse et l'enregistrement des données sont exécutés par verrouillage de tous les trains de bits de l'entrée en série aux bords avant d'horloges. Tandis qu'à une haute fréquence (par exemple, à 1GHz ou 1 cycle temporel), aucun registre supplémentaire n'est requis pour stocker des données de bits pendant une interprétation de commande avec des marges de temps suffisantes entre l'interprétation de train de bits de commande et le train de données de bits suivant.

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