H - Electricity – 04 – L
Patent
H - Electricity
04
L
H04L 7/00 (2006.01) H04J 3/07 (2006.01)
Patent
CA 2177264
A desynchronizer (10) for eliminating output mapping jitter includes a demapper circuit (12) for reading asynchronous data and clock rate of an embedded signal within a synchronous channel (14). The payload data is buffered in an elastic store circuit (ESC) (17). The demapper circuit (12) outputs bit stuff and pointer justification timing adjustments (PJTAs) to an overhead gapfill circuit (OHGC) (19) and a pointer justification leaky accumulator circuit (PJLAC) (20). The OHGC (19) calculates overhead gaps within the payload data to generate a gapfill value (34). The PJLAC (20) determines the bit stuffs and pointer justifications in the payload data to produce an accumulated value (36). The gapfill and accumulated values (34, 36) are combined with an elastic fill value (EFV) (18) from the ESC (17) to eliminate instantaneous variations and reduce the effects of bit stuffing and PJTAs in the EFV (18). An adjusted fill value goes to a clock recovery PLL circuit (CRPLL) (29). The CRPLL (29) generates a clock for transmitting the data from the ESC (17).
Un déphaseur (10) destiné à éliminer les sautillements de mappage à la sortie comprend un circuit de décomposition de mappage (12) destiné à lire des données asynchrones et le rythme d'horloge d'un signal intégré dans un canal synchrone (14). Les données de charge utile sont tamponnées dans un circuit de stockage élastique (CSE) (17). Le circuit de décomposition de mappage (12) émet en sortie des réglages du bourrage de bits et des réglages dans le temps des justifications du pointeur (RTJP), destinés à un circuit de remplissage des vides de service (CRVS) (19) et à un circuit accumulateur à fuites pour la justification du pointeur (CAFJP) (20). Le CRVS (19) calcule les vides de service dans les données de charge utile afin de générer une valeur de remplissage des vides (34). Le CAFJP (20) détermine les bourrages de bits et les justifications du pointeur dans les données de charge utile afin de produire une valeur cumulée (36). Le remplissage des vides et les valeurs cumulées (34, 36) sont combinés avec une valeur de remplissage élastique (VRE) (18), tirée du CSE (17), pour éliminer les variations instantanées et réduire les effets du bourrage de bits et des RTJP dans la VRE (18). Une valeur de remplissage ajustée est envoyée à un circuit PLL de récupération d'horloge (PLLRH) (29). Le PLLRH (29) produit un signal d'horloge pour la transmission des données à partir du CSE (17).
Alcatel Usa Inc.
Kirby Eades Gale Baker
LandOfFree
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