H - Electricity – 05 – K
Patent
H - Electricity
05
K
H05K 1/14 (2006.01) H05K 1/00 (2006.01)
Patent
CA 2334681
A method and apparatus for enhancing memory speed and capacity utilizes a set of electronic switches (24) to isolate the computer data bus (2) from the memory chips (16, 32, 34, 36). The apparatus includes one or more multi-sides memory boards (10, 12, 14) with etched leads (30, 42), lands and feed-through. The memory chips may be mounted on either one side or both sides of each board. Connection between the memory board and the motherboard is made by means of a comb of contact fingers (5) or edge-connector which mates with a connector (8) on the motherboard (28). The data lines and address lines of the computer bus are distinct from each other, and routed to the memory board via the edge connector (8). A set of CMOS TTL or FET switches (24) is located adjacent to the comb (5), and are switched on and off by a decoded combination of address, control, or data lines or by a distinct enable line provided by the CPU (3), controller or other decoding means located on the motherboard (28). As a result, only the memory chips actually required for the memory access are switched on, so that the other memory chips are isolated from the data bus (2). Because of this isolation, the capacitance of the non-switched components is not seen by the data bus, resulting in a lower overall capacitance, and a higher inherent memory access.
L'invention concerne un procédé et un appareil permettant d'améliorer la vitesse et la capacité de la mémoire, un ensemble d'interrupteurs électroniques (24) étant utilisé pour isoler le bus de données (2) des puces mémoire (16, 32, 34, 36). L'appareil de cette invention comprend une ou plusieurs cartes mémoire multifaces (10, 12, 14) présentant des conducteurs (30, 42) obtenus par photogravure, des plages de connexion, et des traversées, lesdites puces mémoire pouvant être montées sur l'un des cotés de chacune de ces cartes, ou sur les deux. La connexion entre chaque carte mémoire et la carte mère est assurée par un peigne de lames de connecteurs (5) ou par un connecteur latéral, destinés à se raccorder à un connecteur (8) situé sur ladite carte mère (28). Les lignes de transmission de données et les lignes d'adresse du bus de l'ordinateur sont distinctes les unes des autres et raccordées à la carte mère par l'intermédiaire du connecteur latéral (8). Un ensemble d'interrupteurs CMOS TTL ou FET (24) est par ailleurs placé à proximité dudit peigne (5), de sorte que ces interrupteurs peuvent être éteints et allumés par une combinaison décodée d'adresse, de commande, ou de lignes de transmission de données, ou par une ligne de validation distincte de l'unité centrale (3), du module de commande, ou de tout autre organe de décodage placé sur ladite carte mère (28). En conséquence, seules les puces mémoire réellement nécessaires pour l'accès mémoire sont utilisées, les autres puces mémoire étant isolées du bus de données (2). Grâce à cette isolation, ce bus de données ne peut connaître la capacité des composants non utilisés, ce qui permet d'obtenir une capacité globale inférieure, et un accès mémoire inhérent supérieur.
Gowling Lafleur Henderson Llp
Karabatsos Chris
LandOfFree
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Profile ID: LFCA-PAI-O-1638283